ステータス信号インターフェイスのポート - 1.0 日本語

Versal ACAP PHY for PCI Express v1.0 LogiCORE IP 製品ガイド (PG345)

Document ID
PG345
Release Date
2022-04-26
Version
1.0 日本語
表 1. ステータス信号
名前 方向 クロック ドメイン 説明
phy_rxvalid 1 出力 pclk ロジック High の場合、シンボルがロックして rxdata に有効データがあることを示します。リセットおよび Gen1 と Gen2 のレート変更中は、この信号を無視する必要があります。レーンごとの信号。
phy_phystatus 1 出力 pclk/非同期 リセット、レシーバー検出、パワー マネージメント、レート変更などの PIPE 動作の完了を通知します。リセットの場合を除き、動作が完了するとこの信号が PCLK の 1 サイクル間アサートします。リセット中は、この信号は High に維持され、非同期です。PHY から PHYSTATUS の応答がないなどのエラーが発生した場合、必要なエラー回復を MAC で実行する必要があります。レーンごとの信号。
phy_phystatus_rst 1 出力 pclk/非同期 phystatus に似ていますが、このポートはリセットの完了を通知します。リセットが開始すると、この信号は直ちに High になります。PHY と GT のリセットが完了すると、この信号は High から Low へ遷移します。
phy_rxelecidle 1 出力 非同期 RX 電気的アイドルが検出されると、RXELECIDLE = High になります。Gen1 および Gen2 専用。レーンごとの信号。
phy_rxstatus[2:0] 3 出力 pclk RX ステータスおよび RX データのエラー コードをエンコードします。レーンごとの信号。
  • 000b: 受信データ OK
  • 001b: 1 SKP を追加
  • 010b: 1 SKP を除去
  • 011b: レシーバーを検出
  • 100b: 8B/10B (Gen1/Gen2) または 128B/130B (Gen3/Gen4) デコード エラー
  • 101b: エラスティック バッファー オーバーフロー
  • 110b: エラスティック バッファー アンダーフロー
  • 111b: 受信ディスパリティ エラー (Gen1/Gen2)
phy_ready 1 出力 非同期 マスター レーンの PHY GT の準備が完了したことを示します。