|
サブシステムの概要 |
| サポートされるデバイス ファミリ
1
|
Versal®
ACAP |
| サポートされるユーザー インターフェイス |
セグメント AXI4-Stream、AXI4-Lite
|
| リソース |
N/A |
|
サブシステム に含まれるもの |
| デザイン ファイル |
暗号化済み RTL |
| サンプル デザイン |
Verilog |
| テストベンチ |
Verilog |
| 制約ファイル |
ザイリンクス デザイン制約ファイル (XDC) |
| シミュレーション モデル |
Verilog |
| サポートされるソフトウェア ドライバー |
N/A |
| テスト済みデザイン フロー
2
|
| デザイン入力 |
Vivado® Design Suite
|
| シミュレーション |
サポートされるシミュレータは、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストールおよびライセンス』 (UG973) を参照。 |
| 合成 |
Synopsys または Vivado 合成 |
| サポート |
| リリース ノートおよび既知の問題 |
N/A |
| すべての Vivado IP 変更ログ |
Vivado IP 変更ログ マスター アンサー: 72775
|
|
ザイリンクス サポート ウェブ ページ
|
- サポートされているデバイスの一覧は、
Vivado®
IP カタログを参照してください。
- サポートされているサードパーティ ツールのバージョンは、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 を参照してください。
|