送信リセット - 1.2 日本語

FEC 付き Versal ACAP 統合 600G Interlaken サブシステム 製品ガイド (PG371)

Document ID
PG371
Release Date
2023-01-19
Version
1.2 日本語
ILKNF サブシステム内の送信リセット信号には、次のものがあります。
c0_tx_reset
ILKNF サブシステムの TX リセット信号。アサートされた場合、この信号は ILKNF サブシステムの TX プロトコル ブロックと TX レーンをリセットします。内部では、このリセット信号は最初に c0_axi_clk に同期し、次に c0_core_clk に同期します。得られたリセット信号は tx_serdes_clk[0] (TX レーン ロジックに使用される) および tx_alt_serdes_clk[0] に (同時に) 同期します。FEC 専用モードでは、このリセット信号は使用しません。
tx_serdes_reset[5:0]
TX レーンが Interlaken モードに設定されている場合、tx_serdes_reset[0]ILKNF サブシステムの TX レーンのリセット信号です。トランシーバーの PLL がロックされ、tx_serdes_clk[0] が安定するまで、tx_serdes_reset[0] 信号をリセット状態に保つ必要があります。内部では、tx_serdes_reset[0] は、tx_serdes_clk[0] および tx_alt_serdes_clk[0] クロックに (同時に) 同期します。このモードでは、tx_serdes_reset[5:1] 信号は使用しません。TX レーンが FEC 専用モードに設定されている場合、tx_serdes_reset[5:0] は、6 つの 100G FEC エンコーダーのリセット信号です。100G FEC の両方の 50G スライスは、同じリセット信号を共有します。各 FEC コアのリセット信号は、対応する tx_serdes_clk[5:0] および tx_alt_serdes_clk[5:0] クロックに (同時に) 同期します。

Interlaken モードでは、TX パス上で c0_tx_resettx_serdes_reset[0] が同時にアサートされる必要があります。c0_tx_reset をアサートすると、TX レーンもリセットされることに注意してください。リセット シーケンスを安全に実行するには、まず c0_tx_reset をリリースし、続いて tx_serdes_reset[0] をリリースします。通常動作中に tx_serdes_reset[0] がアサートされた場合、ILKNF サブシステムが通常動作に復帰するには、ここで説明したリセット シーケンスに従って、c0_tx_reset リセット信号をアサートしてからこれらの信号を再度リリースする必要があります。