DPUCVDX8G のコンフィギャラブル レジスタは、ザイリンクス IP の設定に使用されます。
reg_dpu_instr_addr レジスタを使用して、DPUCVDX8G の命令アドレスを示します。命令アドレスは、32 ビットの INSTR_ADDR_L と INSTR_ADDR_H の下位 12 ビットで構成される 44 ビットの信号です。DPUCVDX8G ロジックでは reg_dpu_instr_addr の下位 12 ビットは 0 に設定されています。したがって、DPUCVDX8G の有効な命令アドレス範囲は、0x1000 ～ 0xFFF_FFFF_F000 です。
reg_dpu_base_addr レジスタは、外部メモリの入力イメージおよびパラメーターのアドレスを示すために使用されます。DPUCVDX8G のベース アドレス幅は 44 ビットで、0 ～ 16TB のアドレス範囲をサポートします。レジスタはすべて 32 ビット幅であるため、44 ビット幅のベース アドレスを構成するには 2 つのレジスタが必要です。レジスタ BATCH0_ADDR0_L は、DPUCVDX8G のバッチ ハンドラー 0 のベース アドレス 0 の下位 32 ビットを表し、BATCH0_ADDR0_H は、ベース アドレス 0 の上位 12 ビットを表します。各 DPUCVDX8G バッチ ハンドラーには、ベース アドレス 0 の空間に格納された 256 個のベース アドレスがあります。DPUCVDX8G では、最大 12 個のバッチ ハンドラーをサポートしています。
次の表で、これらのレジスタについて説明します。
| レジスタ名 | オフセット アドレス | ビット | タイプ | 説明 |
|---|---|---|---|---|
| INSTR_ADDR_L | 0x50 | [31:0] | r/w | 外部メモリから命令をフェッチするための開始アドレスの下位 32 ビット。 |
| INSTR_ADDR_H | 0x54 | [31:12] | 予約 | |
| [11:0] | r/w | 外部メモリから命令をフェッチするための開始アドレスの上位 12 ビット。 | ||
| BATCH0_ADDR0_L | 0x200 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 0 の下位 32 ビット。 |
| BATCH0_ADDR0_H | 0x204 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 0 の上位 12 ビット。 |
| BATCH0_ADDR1_L | 0x208 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 1 の下位 32 ビット。 |
| BATCH0_ADDR1_H | 0x20c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 1 の上位 12 ビット。 |
| BATCH0_ADDR2_L | 0x210 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 2 の下位 32 ビット。 |
| BATCH0_ADDR2_H | 0x214 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 2 の上位 12 ビット。 |
| BATCH0_ADDR3_L | 0x218 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 3 の下位 32 ビット。 |
| BATCH0_ADDR3_H | 0x21c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 3 の上位 12 ビット。 |
| BATCH0_ADDR4_L | 0x220 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 4 の下位 32 ビット。 |
| BATCH0_ADDR4_H | 0x224 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 4 の上位 12 ビット。 |
| BATCH0_ADDR5_L | 0x228 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 5 の下位 32 ビット。 |
| BATCH0_ADDR5_H | 0x22c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 5 の上位 12 ビット。 |
| BATCH0_ADDR6_L | 0x230 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 6 の下位 32 ビット。 |
| BATCH0_ADDR6_H | 0x234 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 6 の上位 12 ビット。 |
| BATCH0_ADDR7_L | 0x238 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 7 の下位 32 ビット。 |
| BATCH0_ADDR7_H | 0x23c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 0 のベース アドレス 7 の上位 12 ビット。 |
| BATCH1_ADDR0_L | 0x240 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 0 の下位 32 ビット。 |
| BATCH1_ADDR0_H | 0x244 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 0 の上位 12 ビット。 |
| BATCH1_ADDR1_L | 0x248 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 1 の下位 32 ビット。 |
| BATCH1_ADDR1_H | 0x24c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 1 の上位 12 ビット。 |
| BATCH1_ADDR2_L | 0x240 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 2 の下位 32 ビット。 |
| BATCH1_ADDR2_H | 0x244 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 2 の上位 12 ビット。 |
| BATCH1_ADDR3_L | 0x248 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 3 の下位 32 ビット。 |
| BATCH1_ADDR3_H | 0x24c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 3 の上位 12 ビット。 |
| BATCH1_ADDR4_L | 0x250 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 4 の下位 32 ビット。 |
| BATCH1_ADDR4_H | 0x254 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 4 の上位 12 ビット。 |
| BATCH1_ADDR5_L | 0x268 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 5 の下位 32 ビット。 |
| BATCH1_ADDR5_H | 0x26c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 5 の上位 12 ビット。 |
| BATCH1_ADDR6_L | 0x270 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 6 の下位 32 ビット。 |
| BATCH1_ADDR6_H | 0x274 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 6 の上位 12 ビット。 |
| BATCH1_ADDR7_L | 0x278 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 7 の上位 32 ビット。 |
| BATCH1_ADDR7_H | 0x27c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 1 のベース アドレス 7 の上位 12 ビット。 |
| BATCH2_ADDR0_L | 0x280 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 0 の下位 32 ビット。 |
| BATCH2_ADDR0_H | 0x284 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 0 の上位 12 ビット。 |
| BATCH2_ADDR1_L | 0x288 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 1 の下位 32 ビット。 |
| BATCH2_ADDR1_H | 0x28c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 1 の上位 12 ビット。 |
| BATCH2_ADDR2_L | 0x290 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 2 の下位 32 ビット。 |
| BATCH2_ADDR2_H | 0x294 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 2 の上位 12 ビット。 |
| BATCH2_ADDR3_L | 0x298 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 3 の下位 32 ビット。 |
| BATCH2_ADDR3_H | 0x29c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 3 の上位 12 ビット。 |
| BATCH2_ADDR4_L | 0x2a0 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 4 の下位 32 ビット。 |
| BATCH2_ADDR4_H | 0x2a4 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 4 の上位 12 ビット。 |
| BATCH2_ADDR5_L | 0x2a8 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 5 の下位 32 ビット。 |
| BATCH2_ADDR5_H | 0x2ac | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 5 の上位 12 ビット。 |
| BATCH2_ADDR6_L | 0x2b0 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 6 の下位 32 ビット。 |
| BATCH2_ADDR6_H | 0x2b4 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 6 の上位 12 ビット。 |
| BATCH2_ADDR7_L | 0x2b8 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 7 の下位 32 ビット。 |
| BATCH2_ADDR7_H | 0x2bc | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 2 のベース アドレス 7 の上位 12 ビット。 |
| BATCH3_ADDR0_L | 0x2c0 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 0 の下位 32 ビット。 |
| BATCH3_ADDR0_H | 0x2c4 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 0 の上位 12 ビット。 |
| BATCH3_ADDR1_L | 0x2c8 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 1 の下位 32 ビット。 |
| BATCH3_ADDR1_H | 0x2cc | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 1 の上位 12 ビット。 |
| BATCH3_ADDR2_L | 0x2d0 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 2 の下位 32 ビット。 |
| BATCH3_ADDR2_H | 0x2d4 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 2 の上位 12 ビット。 |
| BATCH3_ADDR3_L | 0x2d8 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 3 の下位 32 ビット。 |
| BATCH3_ADDR3_H | 0x2dc | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 3 の上位 12 ビット。 |
| BATCH3_ADDR4_L | 0x2e0 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 4 の下位 32 ビット。 |
| BATCH3_ADDR4_H | 0x2e4 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 4 の上位 12 ビット。 |
| BATCH3_ADDR5_L | 0x2e8 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 5 の下位 32 ビット。 |
| BATCH3_ADDR5_H | 0x2ec | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 5 の上位 12 ビット。 |
| BATCH3_ADDR6_L | 0x2f0 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 6 の下位 32 ビット。 |
| BATCH3_ADDR6_H | 0x2f4 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 6 の上位 12 ビット。 |
| BATCH3_ADDR7_L | 0x2f8 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 7 の下位 32 ビット。 |
| BATCH3_ADDR7_H | 0x2fc | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 3 のベース アドレス 7 の上位 12 ビット。 |
| BATCH4_ADDR0_L | 0x300 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 0 の下位 32 ビット。 |
| BATCH4_ADDR0_H | 0x304 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 0 の上位 12 ビット。 |
| BATCH4_ADDR1_L | 0x308 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 1 の下位 32 ビット。 |
| BATCH4_ADDR1_H | 0x30c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 1 の上位 12 ビット。 |
| BATCH4_ADDR2_L | 0x310 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 2 の下位 32 ビット。 |
| BATCH4_ADDR2_H | 0x314 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 2 の上位 12 ビット。 |
| BATCH4_ADDR3_L | 0x318 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 3 の下位 32 ビット。 |
| BATCH4_ADDR3_H | 0x31c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 3 の上位 12 ビット。 |
| BATCH4_ADDR4_L | 0x320 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 4 の下位 32 ビット。 |
| BATCH4_ADDR4_H | 0x324 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 4 の上位 12 ビット。 |
| BATCH4_ADDR5_L | 0x328 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 5 の下位 32 ビット。 |
| BATCH4_ADDR5_H | 0x32c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 5 の上位 12 ビット。 |
| BATCH4_ADDR6_L | 0x330 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 6 の下位 32 ビット。 |
| BATCH4_ADDR6_H | 0x334 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 6 の上位 12 ビット。 |
| BATCH4_ADDR7_L | 0x338 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 7 の下位 32 ビット。 |
| BATCH4_ADDR7_H | 0x33c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 4 のベース アドレス 7 の上位 12 ビット。 |
| BATCH5_ADDR0_L | 0x340 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 0 の下位 32 ビット。 |
| BATCH5_ADDR0_H | 0x344 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 0 の上位 12 ビット。 |
| BATCH5_ADDR1_L | 0x348 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 1 の下位 32 ビット。 |
| BATCH5_ADDR1_H | 0x34c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 1 の上位 12 ビット。 |
| BATCH5_ADDR2_L | 0x350 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 2 の下位 32 ビット。 |
| BATCH5_ADDR2_H | 0x354 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 2 の上位 12 ビット。 |
| BATCH5_ADDR3_L | 0x358 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 3 の下位 32 ビット。 |
| BATCH5_ADDR3_H | 0x35c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 3 の上位 12 ビット。 |
| BATCH5_ADDR4_L | 0x360 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 4 の下位 32 ビット。 |
| BATCH5_ADDR4_H | 0x364 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 4 の上位 12 ビット。 |
| BATCH5_ADDR5_L | 0x368 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 5 の下位 32 ビット。 |
| BATCH5_ADDR5_H | 0x36c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 5 の上位 12 ビット。 |
| BATCH5_ADDR6_L | 0x370 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 6 の下位 32 ビット。 |
| BATCH5_ADDR6_H | 0x374 | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 6 の上位 12 ビット。 |
| BATCH5_ADDR7_L | 0x378 | [31:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 7 の下位 32 ビット。 |
| BATCH5_ADDR7_H | 0x37c | [11:0] | r/w | イメージおよび重みの読み込み/保存を実行するためのバッチ ハンドラー 5 のベース アドレス 7 の上位 12 ビット。 |