DPU コンフィギュレーション レジスタ - 1.1 日本語

たたみ込みニューラル ネットワークにおける DPUCVDX8H 製品ガイド (PG403)
Document ID
PG403
Release Date
2023-01-23
Version
1.1 日本語

DPU コンフィギュレーション レジスタは、命令アドレス、共通アドレス、平均値設定を示すために使用されます。

reg_instr_addr レジスタは、DPU プロセッシング エンジンの命令アドレスを示すために使用します。

reg_base_addr register は、DPU の入力イメージとパラメーターの外部メモリ アドレスを示すために使用します。DPU のベース アドレスの幅は 44 ビットです。ただしレジスタはすべて 32 ビット幅のため、44 ビット幅のベース アドレスを表現するには 2 つのレジスタが必要です。reg_dpu0_base_addr0_l は DPU バッチ 0 のベース アドレス 0 の下位 32 ビットを表し、reg_dpu0_base_addr0_h は DPU バッチ 0 のベース アドレス 0 の上位 12 ビットを表します。

DPU ベース アドレスのグループは各 DPU バッチ エンジンに対して 8 つあり、最大で 8 つの DPU バッチ エンジンに対して 64 の DPU ベース アドレス グループがあります。

次の表に、コンフィギュレーション レジスタの詳細を示します。

表 1. DPU コンフィギュレーション レジスタ
レジスタ アドレス オフセット 幅 タイプ 説明
reg_instr_addr_l 0x140 32 R/W DPU の命令アドレスの下位 32 ビット。4KB 境界で整列。
reg_instr_addr_h 0x144 32 R/W レジスタの下位 12 ビットで、DPU の命令アドレスの上位 1 ビットを表す。4KB 境界で整列。
reg_engine0_base_addr_0_l 0x100 32 R/W DPU エンジン 0 のベース アドレス 0 の下位 32 ビット。
reg_engine0_base_addr_0_h 0x104 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine0_base_addr_1_l 0x108 32 R/W DPU エンジン 0 のベース アドレス 1 の下位 32 ビット。
reg_engine0_base_addr_1_h 0x10c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine0_base_addr_2_l 0x110 32 R/W DPU エンジン 0 のベース アドレス 2 の下位 32 ビット。
reg_engine0_base_addr_2_h 0x114 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine0_base_addr_3_l 0x118 32 R/W DPU エンジン 0 のベース アドレス 3 の下位 32 ビット。
reg_engine0_base_addr_3_h 0x11c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine0_base_addr_4_l 0x120 32 R/W DPU エンジン 0 のベース アドレス 4 の下位 32 ビット。
reg_engine0_base_addr_4_h 0x124 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine0_base_addr_5_l 0x128 32 R/W DPU エンジン 0 のベース アドレス 5 の下位 32 ビット。
reg_engine0_base_addr_5_h 0x12c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine0_base_addr_6_l 0x130 32 R/W DPU エンジン 0 のベース アドレス 6 の下位 32 ビット。
reg_engine0_base_addr_6_h 0x134 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine0_base_addr_7_l 0x138 32 R/W DPU エンジン 0 のベース アドレス 7 の下位 32 ビット。
reg_engine0_base_addr_7_h 0x13c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 0 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine1_base_addr_0_l 0x200 32 R/W DPU エンジン 1 のベース アドレス 0 の下位 32 ビット。
reg_engine1_base_addr_0_h 0x204 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine1_base_addr_1_l 0x208 32 R/W DPU エンジン 1 のベース アドレス 1 の下位 32 ビット。
reg_engine1_base_addr_1_h 0x20c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine1_base_addr_2_l 0x210 32 R/W DPU エンジン 1 のベース アドレス 2 の下位 32 ビット。
reg_engine1_base_addr_2_h 0x214 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine1_base_addr_3_l 0x218 32 R/W DPU エンジン 1 のベース アドレス 3 の下位 32 ビット。
reg_engine1_base_addr_3_h 0x21c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine1_base_addr_4_l 0x220 32 R/W DPU エンジン 1 のベース アドレス 4 の下位 32 ビット。
reg_engine1_base_addr_4_h 0x224 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine1_base_addr_5_l 0x228 32 R/W DPU エンジン 1 のベース アドレス 5 の下位 32 ビット。
reg_engine1_base_addr_5_h 0x22c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine1_base_addr_6_l 0x230 32 R/W DPU エンジン 1 のベース アドレス 6 の下位 32 ビット。
reg_engine1_base_addr_6_h 0x234 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine1_base_addr_7_l 0x238 32 R/W DPU エンジン 1 のベース アドレス 7 の下位 32 ビット。
reg_engine1_base_addr_7_h [0x23c] 32 R/W レジスタの下位 12 ビットで、DPU エンジン 1 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine2_base_addr_0_l 0x300 32 R/W DPU エンジン 2 のベース アドレス 0 の下位 32 ビット。
reg_engine2_base_addr_0_h 0x304 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine2_base_addr_1_l 0x308 32 R/W DPU エンジン 2 のベース アドレス 1 の下位 32 ビット。
reg_engine2_base_addr_1_h 0x30c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine2_base_addr_2_l 0x310 32 R/W DPU エンジン 2 のベース アドレス 2 の下位 32 ビット。
reg_engine2_base_addr_2_h 0x314 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine2_base_addr_3_l 0x318 32 R/W DPU エンジン 2 のベース アドレス 3 の下位 32 ビット。
reg_engine2_base_addr_3_h 0x31c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine2_base_addr_4_l 0x320 32 R/W DPU エンジン 2 のベース アドレス 4 の下位 32 ビット。
reg_engine2_base_addr_4_h 0x324 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine2_base_addr_5_l 0x328 32 R/W DPU エンジン 2 のベース アドレス 5 の下位 32 ビット。
reg_engine2_base_addr_5_h 0x32c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine2_base_addr_6_l 0x330 32 R/W DPU エンジン 2 のベース アドレス 6 の下位 32 ビット。
reg_engine2_base_addr_6_h 0x334 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine2_base_addr_7_l 0x338 32 R/W DPU エンジン 2 のベース アドレス 7 の下位 32 ビット。
reg_engine2_base_addr_7_h 0x33c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 2 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine3_base_addr_0_l 0x400 32 R/W DPU エンジン 3 のベース アドレス 0 の下位 32 ビット。
reg_engine3_base_addr_0_h 0x404 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine3_base_addr_1_l 0x408 32 R/W DPU エンジン 3 のベース アドレス 1 の下位 32 ビット。
reg_engine3_base_addr_1_h 0x40c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine3_base_addr_2_l 0x410 32 R/W DPU エンジン 3 のベース アドレス 2 の下位 32 ビット。
reg_engine3_base_addr_2_h 0x414 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine3_base_addr_3_l 0x418 32 R/W DPU エンジン 3 のベース アドレス 3 の下位 32 ビット。
reg_engine3_base_addr_3_h 0x41c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine3_base_addr_4_l 0x420 32 R/W DPU エンジン 3 のベース アドレス 4 の下位 32 ビット。
reg_engine3_base_addr_4_h 0x424 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine3_base_addr_5_l 0x428 32 R/W DPU エンジン 3 のベース アドレス 5 の下位 32 ビット。
reg_engine3_base_addr_5_h 0x42c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine3_base_addr_6_l 0x430 32 R/W DPU エンジン 3 のベース アドレス 6 の下位 32 ビット。
reg_engine3_base_addr_6_h 0x434 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine3_base_addr_7_l 0x438 32 R/W DPU エンジン 3 のベース アドレス 7 の下位 32 ビット。
reg_engine3_base_addr_7_h 0x43c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 3 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine4_base_addr_0_l 0x500 32 R/W DPU エンジン 4 のベース アドレス 0 の下位 32 ビット。
reg_engine4_base_addr_0_h 0x504 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine4_base_addr_1_l 0x508 32 R/W DPU エンジン 4 のベース アドレス 1 の下位 32 ビット。
reg_engine4_base_addr_1_h 0x50c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine4_base_addr_2_l 0x510 32 R/W DPU エンジン 4 のベース アドレス 2 の下位 32 ビット。
reg_engine4_base_addr_2_h 0x514 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine4_base_addr_3_l 0x518 32 R/W DPU エンジン 4 のベース アドレス 3 の下位 32 ビット。
reg_engine4_base_addr_3_h 0x51c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine4_base_addr_4_l 0x520 32 R/W DPU エンジン 4 のベース アドレス 4 の下位 32 ビット。
reg_engine4_base_addr_4_h 0x524 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine4_base_addr_5_l 0x528 32 R/W DPU エンジン 4 のベース アドレス 5 の下位 32 ビット。
reg_engine4_base_addr_5_h 0x52c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine4_base_addr_6_l 0x530 32 R/W DPU エンジン 4 のベース アドレス 6 の下位 32 ビット。
reg_engine4_base_addr_6_h 0x534 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine4_base_addr_7_l 0x538 32 R/W DPU エンジン 4 のベース アドレス 7 の下位 32 ビット。
reg_engine4_base_addr_7_h 0x53c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 4 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine5_base_addr_0_l 0x600 32 R/W DPU エンジン 5 のベース アドレス 0 の下位 32 ビット。
reg_engine5_base_addr_0_h 0x604 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine5_base_addr_1_l 0x608 32 R/W DPU エンジン 5 のベース アドレス 1 の下位 32 ビット。
reg_engine5_base_addr_1_h 0x60c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine5_base_addr_2_l 0x610 32 R/W DPU エンジン 5 のベース アドレス 2 の下位 32 ビット。
reg_engine5_base_addr_2_h 0x614 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine5_base_addr_3_l 0x618 32 R/W DPU エンジン 5 のベース アドレス 3 の下位 32 ビット。
reg_engine5_base_addr_3_h 0x61c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine5_base_addr_4_l 0x620 32 R/W DPU エンジン 5 のベース アドレス 4 の下位 32 ビット。
reg_engine5_base_addr_4_h 0x624 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine5_base_addr_5_l 0x628 32 R/W DPU エンジン 5 のベース アドレス 5 の下位 32 ビット。
reg_engine5_base_addr_5_h 0x62c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine5_base_addr_6_l 0x630 32 R/W DPU エンジン 5 のベース アドレス 6 の下位 32 ビット。
reg_engine5_base_addr_6_h 0x634 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine5_base_addr_7_l 0x638 32 R/W DPU エンジン 5 のベース アドレス 7 の下位 32 ビット。
reg_engine5_base_addr_7_h 0x63c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 5 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine6_base_addr_0_l 0x700 32 R/W DPU エンジン 6 のベース アドレス 0 の下位 32 ビット。
reg_engine6_base_addr_0_h 0x704 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine6_base_addr_1_l 0x708 32 R/W DPU エンジン 6 のベース アドレス 1 の下位 32 ビット。
reg_engine6_base_addr_1_h 0x70c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine6_base_addr_2_l 0x710 32 R/W DPU エンジン 6 のベース アドレス 2 の下位 32 ビット。
reg_engine6_base_addr_2_h 0x714 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine6_base_addr_3_l 0x718 32 R/W DPU エンジン 6 のベース アドレス 3 の下位 32 ビット。
reg_engine6_base_addr_3_h 0x71c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine6_base_addr_4_l 0x720 32 R/W DPU エンジン 6 のベース アドレス 4 の下位 32 ビット。
reg_engine6_base_addr_4_h 0x724 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine6_base_addr_5_l 0x728 32 R/W DPU エンジン 6 のベース アドレス 5 の下位 32 ビット。
reg_engine6_base_addr_5_h 0x72c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine6_base_addr_6_l 0x730 32 R/W DPU エンジン 6 のベース アドレス 6 の下位 32 ビット。
reg_engine6_base_addr_6_h 0x734 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine6_base_addr_7_l 0x738 32 R/W DPU エンジン 6 のベース アドレス 7 の下位 32 ビット。
reg_engine6_base_addr_7_h 0x73c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 6 のベース アドレス 7 の上位 1 ビットを表す。
reg_engine7_base_addr_0_l 0x800 32 R/W DPU エンジン 7 のベース アドレス 0 の下位 32 ビット。
reg_engine7_base_addr_0_h 0x804 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 0 の上位 1 ビットを表す。
reg_engine7_base_addr_1_l 0x808 32 R/W DPU エンジン 7 のベース アドレス 1 の下位 32 ビット。
reg_engine7_base_addr_1_h 0x80c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 1 の上位 1 ビットを表す。
reg_engine7_base_addr_2_l 0x810 32 R/W DPU エンジン 7 のベース アドレス 2 の下位 32 ビット。
reg_engine7_base_addr_2_h 0x814 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 2 の上位 1 ビットを表す。
reg_engine7_base_addr_3_l 0x818 32 R/W DPU エンジン 7 のベース アドレス 3 の下位 32 ビット。
reg_engine7_base_addr_3_h 0x81c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 3 の上位 1 ビットを表す。
reg_engine7_base_addr_4_l 0x820 32 R/W DPU エンジン 7 のベース アドレス 4 の下位 32 ビット。
reg_engine7_base_addr_4_h 0x824 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 4 の上位 1 ビットを表す。
reg_engine7_base_addr_5_l 0x828 32 R/W DPU エンジン 7 のベース アドレス 5 の下位 32 ビット。
reg_engine7_base_addr_5_h 0x82c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 5 の上位 1 ビットを表す。
reg_engine7_base_addr_6_l 0x830 32 R/W DPU エンジン 7 のベース アドレス 6 の下位 32 ビット。
reg_engine7_base_addr_6_h 0x834 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 6 の上位 1 ビットを表す。
reg_engine7_base_addr_7_l 0x838 32 R/W DPU エンジン 7 のベース アドレス 7 の下位 32 ビット。
reg_engine7_base_addr_7_h 0x83c 32 R/W レジスタの下位 12 ビットで、DPU エンジン 7 のベース アドレス 7 の上位 1 ビットを表す。