I/O 信号 - 1.1 日本語

たたみ込みニューラル ネットワークにおける DPUCVDX8H 製品ガイド (PG403)
Document ID
PG403
Release Date
2023-01-23
Version
1.1 日本語

次の表に、DPU の I/O 信号とその説明を示します。

表 1. DPU の信号の説明
信号名 インターフェイス タイプ 幅 I/O 説明
s_axi_control メモリ マップド AXI スレーブ インターフェイス 32 I/O レジスタ アクセス用の 32 ビット メモリ マップド AXI インターフェイス。
ap_clk クロック 1 I DPU の汎用ロジックで使用する入力クロック。範囲は 100 MHz ～ 300 MHz です。
ap_clk_2 クロック 1 I 未使用
ap_rst_n リセット 1 I DPU の汎用ロジックのリセット (アクティブ Low)。
ap_rst_n_2 リセット 1 I 未使用
DPU_AXI_I メモリ マップド AXI マスター インターフェイス 256 I/O DPU の命令に使用する 256 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_W0 メモリ マップド AXI マスター インターフェイス 256 I/O DPU パラメーターに使用する 256 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_W1 メモリ マップド AXI マスター インターフェイス 256 I/O DPU パラメーターに使用する 256 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_W2 メモリ マップド AXI マスター インターフェイス 256 I/O DPU パラメーターに使用する 256 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_W3 メモリ マップド AXI マスター インターフェイス 256 I/O DPU パラメーターに使用する 256 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_0 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 0 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_1 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 1 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_2 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 2 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_3 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 3 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_4 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 4 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_5 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 5 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_6 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 6 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXI_7 メモリ マップド AXI マスター インターフェイス 512 I/O DPU エンジン 7 に使用する 512 ビット メモリ マップド AXI インターフェイス。
DPU_AXIS_M_0F_C0R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C1R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C2R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C3R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C0R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C1R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C2R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0F_C3R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C0R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C1R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C2R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C3R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C0R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C1R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C2R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C3R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C0R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C1R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C2R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C3R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C0R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C1R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C2R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0W_C3R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0B_C0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0B_C1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0B_C2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0B_C3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C0R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C1R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C2R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C3R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C0R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C1R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C2R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0F_C3R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C0R0 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C0R1 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C0R2 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C0R3 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C1R0 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C1R1 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C1R2 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DF_C1R3 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DW_R0 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DW_R1 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DW_R2 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DW_R3 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DB_R0 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DB_R1 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DB_R2 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_0DB_R3 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C0R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C0R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C0R2 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C0R3 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C1R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C1R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C1R2 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_0DF_C1R3 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C0R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C1R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C2R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C3R0 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C0R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C1R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C2R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1F_C3R1 メモリ マップド AXI マスター インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C0R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C1R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C2R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C3R0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C0R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C1R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C2R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C3R1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C0R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C1R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C2R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C3R2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C0R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C1R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C2R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1W_C3R3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1B_C0 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1B_C1 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1B_C2 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1B_C3 メモリ マップド AXI マスター インターフェイス 64 I/O CONV バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C0R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C1R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C2R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C3R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C0R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C1R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C2R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1F_C3R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O CONV 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C0R0 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C0R1 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C0R2 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C0R3 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C1R0 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C1R1 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C1R2 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DF_C1R3 メモリ マップド AXI マスター インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DW_R0 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DW_R1 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DW_R2 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DW_R3 メモリ マップド AXI マスター インターフェイス 64 I/O DWC 重みに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DB_R0 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DB_R1 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DB_R2 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_M_1DB_R3 メモリ マップド AXI マスター インターフェイス 64 I/O DWC バイアスに使用する 64 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C0R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C0R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C0R2 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C0R3 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C1R0 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C1R1 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C1R2 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
DPU_AXIS_S_1DF_C1R3 メモリ マップド AXI スレーブ インターフェイス 128 I/O DWC 特徴マップに使用する 128 ビット メモリ マップド AXI4-Stream インターフェイス。
interrupt 割り込み 1 O DPU からの割り込み出力 (アクティブ High)。
注記: AI エンジンとの詳細な接続ガイドは、開発フロー を参照してください。