次の図に、DPUCVDX8H のハードウェア アーキテクチャの詳細を示します。各実装は 1 個の DPU インスタンスを持つことができ、1 個の DPU は 2 個、4 個、6 個、または 8 個のプロセッシング エンジン インスタンスを持つことができます。DPU インスタンスの数は FPGA リソースに依存します。
Conv 演算ユニットは AI エンジンに実装されます。Conv 制御ユニット、ロード ユニット、保存ユニットはプログラマブル ロジックに実装されます。MISC ユニット (プーリングおよび要素ごとの処理) は AI エンジンまたはプログラマブル ロジックに実装されます。すべてのプロセッシング エンジンは、プログラマブル ロジックに実装された重みユニットとスケジューラ ユニットを共有します。DRAM は、ネットワーク命令、入力イメージ、出力結果、中間データなどを格納するシステム メモリとして使用されます。起動後、DPU はシステム メモリから命令をフェッチし、演算エンジンの動作を制御します。
オンチップ メモリは、高スループットを実現するために、重みデータ、バイアス データ、中間データのバッファーとして使用されます。特徴マップ バンクは、各プロセッシング エンジン専用です。すべてのプロセッシング エンジンは、同じ DPU インスタンスの重みバッファーを共有します。メモリ帯域幅を抑えるため、なるべく多くのデータを再利用します。Conv プロセッシング エンジン (PE) は AI エンジンの計算能力を最大限に活用して高い性能を実現します。
図 1. DPU のハードウェア アーキテクチャ (Misc ユニットを AI エンジン 上に実装した場合)
図 2. DPU のハードウェア アーキテクチャ (Misc ユニットを PL に実装した場合)
