次の表に、Standard ファイル グループ タイプと説明を示します。
| Standard ファイル グループ | |
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| Examples | 例を作成するファイル。通常は、制約 (XDC)、HDL、および XST ファイルなどが含まれます。Vivado でこれらのファイルが使用されて新しい Vivado サンプル プロジェクトが作成され、エンドユーザーに示されます。これらのファイルは、合成およびシミュレーションの両方に使用できます。 |
| Product Guide | IP の製品ガイド。 |
| Readme | 必要な readme.txt ファイル。 |
| Simulation | 配布するシミュレーション ファイル。VHDL および Verilog の混合シミュレーションにのみ使用します。通常、€œVHDL Simulation€ および €œVerilog Simulation は除外されます。合成ファイルがシミュレーションでも使用できる場合はシミュレーション ファイルは該当する合成ファイル グループのファイルと同じになり、ビヘイビアー シミュレーション モデル ファイルが使用される場合は合成ファイル グループのファイルとは異なるものになります。 |
| Synthesis | 配布する合成ファイル。VHDL および Verilog の混合合成にのみ使用します。通常、œVHDL Synthesis€ または €œVerilog Synthesis は除外されます。ここに制約ファイル (XDC) を追加すると、インプリメンテーション中にその制約ファイルが IP の最上位に適用されます。 |
| Verilog Simulation | 配布するシミュレーション ファイル。Verilog のみの記述をシミュレーションする場合に使用します。このファイル グループと €VHDL Simulation€ の両方が表示される場合、言語別の IP シミュレーションを含めることができます。合成ファイルがシミュレーションでも使用できる場合はシミュレーション ファイルは該当する合成ファイル グループのファイルと同じになり、ビヘイビアー シミュレーション モデル ファイルが使用される場合は合成ファイル グループのファイルとは異なるものになります。 |
| Verilog Synthesis | 配布する合成ファイル。Verilog のみの記述を合成する場合に使用します。このファイル グループと VHDL Synthesis€ の両方が表示される場合、言語別に IP インプリメンテーションを実行できます。ここに制約ファイル (XDC) を追加すると、インプリメンテーション中にその制約ファイルが IP の最上位に適用されます。 注記: 合成 run ファイルは、IP パッケージャーには格納されません。
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| VHDL Simulation | 配布するシミュレーション ファイル。VHDL のみの記述をシミュレーションする場合に使用します。このファイル グループと €œVerilog Simulation€ の両方が表示される場合、言語別の IP シミュレーションを含めることができます。合成ファイルがシミュレーションでも使用できる場合はシミュレーション ファイルは該当する合成ファイル グループのファイルと同じになり、ビヘイビアー シミュレーション モデル ファイルが使用される場合は合成ファイル グループのファイルとは異なるものになります。 |
| VHDL Synthesis | 配布する合成ファイル。VHDL のみの記述を合成する場合に使用します。このファイル グループと €Verilog Synthesis€ の両方が表示される場合、言語別に IP インプリメンテーションを実行できます。ここに制約ファイル (XDC) を追加すると、インプリメンテーション中にその制約ファイルが IP の最上位に適用されます。 |