Vivado Design Suite には、IEEE-1735-2014 V2 に準拠した Verilog、SystemVerilog、VHDL のソース ファイルで暗号化を実行する encrypt という Tcl コマンドがあります。
詳細は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) のこのセクションを参照してください。
encrypt コマンドは Vivado ツール フローのどの段階の Verilog または VHDL 出力ファイルに対しても使用できます。
RTL ソース コードは暗号化可能で、その場合ツール フローの後の段階で write_verilog または write_vhdl コマンドによって出力されるファイルでも保護 IP が自動的に暗号化されます。