NoC シミュレーション - 2023.2 日本語

Versal アダプティブ SoC デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2023-10-25
Version
2023.2 日本語

NoC シミュレーションは、SystemVerilog または SystemC のビヘイビアー モデルでサポートされています。SystemC モデルのシミュレーションは SystemVerilog モデルに比べてはるかに高速ですが、サイクル近似であり、精度で劣ります。

注記: 使用するシミュレーション モデルは、IP のプロジェクト設定で選択できます。SystemVerilog の場合は rtl 設定を使用し、SystemC の場合は tlm 設定を使用します。この設定はプロジェクト全体に適用されます。

機能の検証には SystemC モデルおよび SystemVerilog モデルの両方を使用できますが、パフォーマンス解析には SystemVerilog モデルの使用を推奨します。SystemVerilog モデルを使用したパフォーマンス解析の精度は、ハードウェアの ±5% 以内です。

NoC シミュレーションには、Vivado ツールのシミュレータ、または Vitis ツールで提供されるハードウェア エミュレーション フローを使用できます。

重要: NoC シミュレーションの設定および性能チューニングの詳細は、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313)このセクションこのセクションを参照してください。AXI トラフィック ジェネレーターの詳細は、GitHub リポジトリにある AXI トラフィック ジェネレーター チュートリアル: Versal ネットワーク オン チップの性能を参照してください。