オンチップ メモリ リソース - 2023.2 日本語

Versal アダプティブ SoC デザイン ガイド (UG1273)

Document ID
UG1273
Release Date
2023-10-25
Version
2023.2 日本語

以前のアーキテクチャ デザインで使用されていたブロック RAM と UltraRAM は、適切な Versal アダプティブ SoC ブロックが推論されて自動的に移行されます。RTL のインスタンシエーションも自動的に移行されます。特定のブロック RAM または UltraRAM のコンフィギュレーションが Versal アダプティブ SoC でサポートされていない場合は、重要な警告メッセージが発行され、インスタンスはブラック ボックス エレメントに変換されます。Versal アダプティブ SoC でサポートされているコンフィギュレーションに準拠するようにデザインを変更する必要があります。AMDでは、デザインが移行された後にコンフィギュレーション設定を確認し、正しいデフォルト値または設定値が自動選択されていることを確認することを推奨しています。AMDでは、AMDのパラメーター指定可能なマクロ (XPM) を使用して FIFO やその他のメモリを推論することを推奨しています。ビルトイン FIFO は、Versal アダプティブ SoC ではサポートされていません。Vivado IP インテグレーターでは、Block Memory Generator IP と FIFO Generator IP は Embedded Memory Generator IP と Embedded FIFO Generator IP で置き換えられます。Block Memory Generator IP と FIFO Generator IP の移行は自動化されていません。これらのアーキテクチャの違いは、 『Versal アダプティブ SoC メモリ リソース アーキテクチャ マニュアル』 (AM007) を参照してください。

一部の Versal アダプティブ SoC は、追加の 4MB、ECC 付きオンチップ メモリであるアクセラレータ RAM を PS 外部に備えています。このメモリは、128 ビット AXI インターフェイスを介して RPU から直接アクセスを提供し、2 つの 256 ビット AXI インターフェイスを経由する場合は PL からもアクセス可能です。メモリは 3 つのバンクに分割され、PL および RPU から異なるバンクへの読み出しまたは書き込みの同時アクセスをサポートします。PS RAM およびアクセラレータ RAM (XRAM) の詳細は、 『Versal アダプティブ SoC テクニカル リファレンス マニュアル』 (AM011) を参照してください。

一部の Versal デバイスは、その上辺に AI エンジン タイルのアレイを備えています。AI エンジン アレイは AI エンジン タイルの 2 次元アレイで、それぞれに AI エンジン、高性能 VLIW ベクトル (SIMD) プロセッサ、統合データ メモリ、およびストリーミング、コンフィギュレーション、そしてデバッグ用のインターコネクトがあります。

AI エンジン内には、幅 128 ビット、深さ 1k の専用シングル ポート 16KB プログラム メモリがあります。プログラム メモリは命令圧縮をサポートし、ECC 保護およびレポート機能があります。

AI エンジンとは別に、各 AI エンジン タイルには 8 つのシングル ポート バンクに分割された 32KB の AI エンジン用データ メモリが含まれます。AIE アレイ専用 RAM の詳細は、 『Versal アダプティブ SoC AI エンジン アーキテクチャ マニュアル』 (AM009) を参照してください。