PL ファブリックのデザイン デバッグに関しては、以前のアーキテクチャと類似していますが、いくつか相違点があります。
- すべてのファブリック デバッグ IP には、AXI4-Stream スレーブ制御インターフェイスがあります。以前のアーキテクチャは、独自のインターフェイス規格を使用していました。
- AXI Debug Hub IP コアには、AXI4-Stream 制御インターフェイス (ファブリック デバッグ IP コアへの接続用) と AXI4-Memory Mapped スレーブ インターフェイス (ホストからの接続用) の両方あります。以前のアーキテクチャの Debug Hub IP は、デバッグ コアやホストへの接続に独自のインターフェイスを使用していました。
- Vivado ツールのデバッグ フローは、デバッグ ハブとデバッグ コア間の接続を自動と手動の両方でサポートしています。
- ソフト デバッグ IP の JTAG-to-AXI IP は、Versal アダプティブ SoC アーキテクチャでオプションとして提供されなくなりました。DAP および DPC を使用して、デザインの AXI ベースのブロックにアクセスできます。
- AXI4-Stream ベースの ILA (Integrated Logic Analyzer) コアは、ILA 機能と System ILA 機能の両方をサポートします。以前のアーキテクチャでは、これらは個別の IP コアとして提供されていました。
- AXI4-Stream ベースの ILA コアでは、トレース ストレージ メモリとしてブロック RAM または UltraRAM を選択できます。
- PJTAG は、Versal アダプティブ SoC アーキテクチャでオプションとして提供されなくなりました。代わりに、単一の JTAG インターフェイスを使用して DAP および TAP にアクセスします。このソリューションがサポートされているかは、デバッガーのベンダーに問い合わせて確認してください。
移行の際には、次の点に注意してください。
- Vivado IP インテグレーター
- 以前にインスタンシエートしたレガシ デバッグ コアは、手動で削除するか、適切なエレメントに置き換える必要があります。IP インテグレーターを使用して、ブロック デザインのレガシ デバッグ コアを新しい AXIS-ILA コアに置き換えます。
- ネットリスト
- 合成済みデザインに ILA コアを挿入するための XDC (ザイリンクス デザイン制約) のコマンドによって、新しい AXIS-ILA デバッグ IP に自動で移行されます。
- RTL
- インターフェイス要件が新しくなっているため、以前のアーキテクチャのファブリック デバッグ コアは、新しい AXI4-Stream ベースのデバッグ IP コアに自動で移行されません。以前のアーキテクチャのデバッグ コアがインスタンシエートされている場合は、新しいデバッグ IP を手動でカスタマイズして再生成し、デザインに再度インスタンシエートする必要があります。
- IBERT およびソフト メモリ コントローラーのキャリブレーション
- IBERT (Integrated Bit Error Ratio Test) IP 機能は、GT ブロックの一部であり、トランシーバーを使用するあらゆるデザインで使用できます。メモリ コントローラー キャリブレーション デバッグは、DDR メモリ コントローラー ブロックとファブリック ベースのソフト メモリ コントローラー IP の両方で使用できます。
- デバッグ ハブ
- インターフェイス要件が新しくなっているため、CIP の pl0_resetn が有効な場合のみ、レガシ デバッグ ハブが自動的に挿入されます。または、AXI4 デバッグ ハブを手動で追加できます。詳細は、 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908) のこのセクションを参照してください。