デザインを AMD UltraScale™ アーキテクチャまたは AMD UltraScale+™ アーキテクチャから AMD Versal™ アダプティブ SoC に移行する場合、AMD ツールで自動的に移行できるのは一部の PL プリミティブと統合 IP ブロックのみです。場合によっては、AMD Versal™ デバイスに同等の機能やコネクティビティが存在しないことがあります。部分的な移行が可能であっても、このようなアプローチでは、一般的にハードウェアとアプリケーションの性能を十分に引き出すことができません。したがって、AMDでは次のステップに従うことを推奨しています。
- 主要ブロック間の広帯域幅接続には、PL ベースの AXI インターコネクトや同等の IP を使用する代わりに、NoC を使用するように再構築します。
- 統合メモリ コントローラー、DMA、AI エンジンなど、すべての新しい統合ブロックを活用して PL ロジックを削減します。
- 以前のアーキテクチャにインスタンシエートされている PL プリミティブを同等の RTL 記述や XPM (メモリ ブロック、DSP、キャリー ロジック、マルチプレクサーなど) で置き換えます。
- すべての IP ブロックを再生成または再構築します。
- 以前のアーキテクチャ向けに作成したネットリストを移行するのではなく、デザイン全体を再合成します。
自動で移行されるデザイン部分を丁寧に見直して、アプリケーションの性能、リソース、消費電力要件が満たされていることを確認する必要があります。AMD Zynq™ UltraScale+™ MPSoC から移行する場合は、AMDでは、ツール オートメーションによる移行ではなく、CIPS IP を新しいデザインにインスタンシエートして、PS 機能と接続を再作成することを推奨しています。
次の表に、自動で移行されるブロックと機能を示します。
ブロック | 自動化 |
---|---|
コンフィギャラブル ロジック ブロック (CLB) | あり |
オンチップ メモリ (OCM) リソース (ブロック RAM と UltraRAM) | ほぼ対応 |
DSP | あり |
クロッキング | 一部対応 |
I/O | 一部対応 |
ソフト メモリ コントローラー | なし |
AXI インターコネクト | なし |
GT | なし |
PCIe サブシステム | なし |
イーサネット MAC | なし |
プロセッサとペリフェラル | なし |
システム デバッグ | なし |
システム モニター (SYSMON) | なし |
電源とエラー処理 | なし |
セキュリティ | なし |
ブートおよびコンフィギュレーション | なし |
PL のコンフィギュレーションと JTAG | なし |
AMD Kintex™ UltraScale™ 、Kintex UltraScale+、AMD Virtex™ UltraScale™ 、または Virtex UltraScale+ デバイスから移行する場合は、PS 機能が使用されていない場合でも、デザインに CIPS IP を追加して、デバイス コンフィギュレーションやハードウェア デバッグ機能などの重要機能を有効にする必要があります。Zynq UltraScale+ MPSoC から移行するデザインには、PS ブロックが既にインストールされています。CIPS IP の詳細は、 『Control Interfaces and Processing System LogiCOREIP 製品ガイド』 (PG352) を参照してください。