Versal デバイスには、NoC、DDR メモリ コントローラー、CPM、AI エンジンなど多くの新しい専用 IP が追加されています。これらの専用 IP ブロックがもたらす広帯域幅のデータ移動およびインターフェイスにより、単位ワットあたりのシステム レベル性能はかつてないレベルに向上しています。これらの新しい専用 IP ブロックを統合できるように、Versal デバイスのプログラマブル ロジック (PL) は UltraScale+ デバイスの PL から改良されており、従来と同じ PL 性能を維持しながら高いシリコン エリア効率を達成しています。このため、Versal デバイスを扱う際の重要な違いとして、次の点が挙げられます。
- 従来のアーキテクチャで PL にマップされていた一般的なハードウェア機能の多くが専用 IP ブロックで効率よくサポートされるようになったため、PL リソースが大幅に節約されます。
- PL 配線インターコネクトと CLB の遅延分布、およびクロック スキューとジッター特性は従来のアーキテクチャと異なります。この違いにより、従来より高速化しているロジック パスと低速化しているロジック パスが存在します。CLB とクロッキングの主な違いは、この後のセクションで説明します。
- 次世代アプリケーションを実行できるように、PL RAM リソース (シリコン効率の高い UltraRAM を含む) と特別な IP ブロック カラムが増量されているため、配線遅延のばらつきが大きくなっています。
PL ファンクションを Versal デバイスに移行する場合、同等のデバイス スピード グレードで従来世代と同じプログラマブル ロジックの平均ファブリック性能を達成するには、レガシ RTL デザインのキャリー演算まわりのロジック段数を減らし、パイプライン レジスタ間のロジック段数のバランスを調整する必要があります。ハードウェア デザインの推奨事項は、 『Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド』 (UG1387) を参照してください。タイミング クロージャの推奨事項は、 『Versal アダプティブ SoC システム統合および検証設計手法ガイド』 (UG1388) を参照してください。
RTL デザインの達成可能な最大 PL クロック スピードをターゲット テクノロジごとに比較した従来の Fmax ベンチマークは、Versal アダプティブ SoC と従来世代の FPGA および SoC を比較評価する方法として、次の理由から適切ではありません。
- Versal アーキテクチャは適応型アクセラレーションに最適化されています。したがって、PL クロック スピードだけを重視していると、Versal デバイスの専用 IP ブロックの利点を見落としていることになります。AMDは、システム レベルの演算およびスループット メトリクスに重点を置いて比較することを推奨しています。
- Versal アダプティブ SoC の新しい高レベル構築ブロックは RTL から推論されず、AMD Vitis™ 環境または AMD Vivado™ IP インテグレーターを使用して設計されます。したがって、RTL デザインを比較すると Versal デバイスの PL 使用率が過剰に見積もられ、Versal デバイスの専用 IP ブロックを使用して得られる使用率と消費電力の削減効果が加味されません。