高性能 I/O - 2023.2 日本語

Versal アダプティブ SoC の高性能 I/O は、XPIO と呼ばれています。 従来のデバイスのカラム状 I/O アーキテクチャとは異なり、高性能 I/O はデバイスの下部のペリフェラルに配置されています。デバイスの左側にあるプロセッシング システムの下、およびデバイスの右側にある GT の下にある高性能 I/O ポートは、コーナー I/O と呼ばれています。コーナー I/O は、統合 DDR メモリ コントローラーや制限付きクロッキングなど、使用が制限されています。XPIO の詳細は、 『Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル』 (AM010) を参照してください。コーナー I/O の詳細は、 『Versal アダプティブ SoC パッケージおよびピン配置アーキテクチャ マニュアル』 (AM013) を参照してください。

XPIO は、AMD UltraScale™ デバイスのネイティブ モードと同様に XPHY ロジックを提供します。XPHY ロジックは、ニブルと呼ばれる 6 つのシングルエンド I/O ポート用のシリアライズ/デシリアライズ ロジックと共に、キャリブレーションされた遅延をカプセル化しています。各 XPIO バンクには 9 つの XPHY ロジック サイトがあり、最大 54 個のシングルエンド I/O ポートをサポートしています。XPHY ロジックは、統合された DDR メモリ コントローラー、ソフト メモリ コントローラー、および任意の高性能 I/O インターフェイスに使用されます。

I/O ロジック (IOL) と呼ばれる未調整の IDELAY、ODELAY、IDDR、および ODDR は、250 Mb/s 以下で動作する低性能レガシ インターフェイスをサポートするために XPIO バンクと HD I/O バンクの両方にあります。

高性能インターフェイスの I/O プランニング フローは、XPHY ロジックを使用しているため、以前のアーキテクチャとは異なります。 以前に AMD Memory Interface Generator、High-Speed SelectIO™ Wizard または SelectIO コンポーネント モードを使用して高性能インターフェイスを生成した場合は、Versal 用の IP ウィザードを使用してインターフェイスを再構築する必要があります。

次の表は、高性能 UltraScale デバイスの I/O 生成と Versal デバイスの I/O 生成の比較を示しています。

Versal アダプティブ SoC の IP を再生成した後、Advanced I/O Planner を使用して I/O プランニングを実行できます。これは、UltraScale デバイス用のソフト メモリ コントローラーの I/O プランニング フローと同じです。Advanced I/O Planner は、XPHY ロジックを使用する任意の XPIO バンクにインターフェイスをマップするためのプロセスをガイドし、これによって高速インターフェイスが XPHY ロジックに適切にマップされます。

AMD は、有効な XPHY ロジック リソースを最大限に活用するために、次の順序で高速インターフェイスの I/O プランニングを実行することを推奨しています。

1. NoC 経由の統合 DDR メモリ コントローラー
2. ソフト メモリ コントローラー
3. Advanced I/O wizard
4. I/O ロジック

詳細は、次の資料を参照してください。

• DDR4 および LPDDR4 のピン配置規則は、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) を参照してください。
• フト メモリ コントローラーの規則は、 『Versal Adaptive SoC Soft DDR4 SDRAM Memory Controller LogiCORE IP 製品ガイド』 (PG353) および 『Versal Adaptive SoC Soft RLDRAM 3 Memory Controller LogiCORE IP 製品ガイド』 (PG354) を参照してください。
• Advanced I/O wizard の詳細は、 『Advanced I/O Wizard LogiCORE IP 製品ガイド』 (PG320) を参照してください。