Vivado Design Suite - 2022.1 Japanese

Versal ACAP システム ソフトウェア開発者向けガイド (UG1304)

Document ID
UG1304
Release Date
2022-04-21
Version
2022.1 Japanese

ザイリンクス Vivado® Design Suite には、Vivado IDE に含まれるツールがあります。IDE は、優れた機能を備えた直感的な GUI を提供します。

これらのツールは、システム レベルの統合やインプリメンテーションでの生産性を高めるためにザイリンクスが開発した、SoC デバイス対応で IP やシステムを中心とする開発環境です。

Vivado Design Suite 内のすべてのコマンドおよびコマンド オプションは、ネイティブ ツール コマンド言語 (Tcl) を使用しているため、Vivado IDE と Vivado Design Suite Tcl シェルの両方で実行できます。解析や制約の割り当ては、設計プロセス全体で可能です。たとえば、合成後、配置後、配線後のいつでもタイミングや消費電力の見積もりを実行できます。データベースは Tcl を使用してアクセスできるため、インプリメントし直さなくても制約、デザイン構成、およびツール設定をリアルタイムに変更できます。

Vivado IDE では、メモリ内でデザインを開くというコンセプトを導入しています。デザインを開くと、デザイン フローのその特定段階でのデザイン (コンポーネントとその接続を定義した ASCII ファイル) が読み込まれ、制約がデザインに割り当てられ、デザインがターゲット デバイスに適用されます。これにより、デザインを各段階で視覚化して処理できます。

Vivado Design Suite の次の機能を利用することで、デザインの性能や扱いやすさを向上させることができます。

  • グラフィカル ユーザー インターフェイスを備えた IP インテグレーター内で CIPS (Control, Interfaces, And Processing System) IP をコンフィギュレーションすることにより、IP インテグレーター ブロック デザイン内で CIPS の作成および変更が可能。
  • レジスタ転送レベル (RTL) デザイン (VHDL、Verilog、SystemVerilog)
  • Vivado IP インテグレーターでザイリンクスの IP カタログからコアをすばやく統合および設定し、ブロック デザインを作成
  • Vivado 合成
  • C 言語ベースのソース (C、C++、SystemC)
  • 配置および配線を実行する Vivado インプリメンテーション
  • デバッグ用の Vivado シリアル I/O およびロジック アナライザー
  • Vivado 消費電力解析
  • タイミング制約を入力する SDC (Synopsys Design Constraints) ベースの XDC (ザイリンクス Design Constraints)
  • スタティック タイミング解析
  • 柔軟なフロアプランニング
  • 配置および配線の詳細変更
  • Vivado Tcl Store - Vivado ツールで簡単に機能を追加したり変更が可能

Vivado Design Suite は、ザイリンクスの Vivado Design Suite – ML Editions からダウンロード可能です。