PL カーネルは、メモリ マップド インターフェイスを使用して Versal NoC に接続して NoC と通信できます。これらのメモリ マップド インターフェイスは、メモリ マップド AXI4 プロトコルを使用してインプリメントされます。
Vitis カーネル フローでは、Vitis HLS により、最上位関数のポインター引数からメモリ マップド AXI4 インターフェイスが推論されます。高パフォーマンス デザインでは、これらのインターフェイスに効率的にアクセスできるようにする必要があります。特に、ランダムなメモリ ロケーションへのシングル アクセスは非効率的です。バースト トランザクションを推論できるように、カーネルでアクセスのシーケンスを連続したメモリ ロケーションに実行するようにすることが重要です。詳細は、『Vitis 高位合成ユーザー ガイド』 (UG1399) のこのセクションおよびこのセクションを参照してください。