I/O プランニングでの SSI テクノロジに関する考慮事項 - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

SSI テクノロジ Versal デバイスのピン配置をプランニングする場合、XPIO バンクは、以前の列アーキテクチャのように SLR 全体に分散されているのではなく、一番下の SLR (SLR0) に配置されていることを認識しておくことが重要です。ほとんどの場合、XPIO 外部インターフェイスに接続されているロジックは、I/O および XPHY ロジックと同じ SLR に配置する必要があります。ハード DDR メモリ コントローラーを使用する場合は、専用の NoC 配線を活用することにより、PL デザインの複雑性を増すことなく、関連するデータ移動を NoC を介して転送し、別の SLR に到達させることができます。外部インターフェイスの配置を決定する際は、次の点を考慮する必要があります。

  • 小型のインターフェイスでは、すべてのピンを 1 つの XPIO バンク内にグループ化します。
  • 大型のインターフェイスでは、隣接する複数の XPIO バンクにあるすべてのピンをグループ化します。
  • ハード DDR メモリ コントローラーは、PL アクセスのない角のバンクに配置します。
  • CCIO または CMT コンポーネントを XPIO バンクにバランスよく配置します。
  • GT インターフェイスでは、すべての GT ピンを最小限の数のクワッド内にグループ化します。
  • 別のハード IP (PCIe、MRMAC、DCMAC など) に接続された GT インターフェイスでは、すべての GT ピンをハード IP と同じ SLR 内に保持し、ハード IP と同じ側 (左側または右側)、理想的には同じクロック領域または隣接するクロック領域に配置します。
  • MMCM またはクロック マルチプレクサー リソースへのアクセスを必要とする GT インターフェイスでは、GT ピンを XPIO と同じ SLR に配置して、クロック配線の使用率を低減します。