SSI テクノロジでは、NoC プランニングに特別な注意が必要です。SSI テクノロジの要件および推奨事項を理解してください。
SSI テクノロジ デバイスを使用するデザインでパフォーマンスを最適化するには、フロアプラン手法を使用してデザインを分割して特定の SLR をターゲットとし、各 SLR の使用がガイドラインに従ったものになるようにします。SLR の境界をまたぐクリティカル信号の数を減らすようにします。これには、フロアプランに関連する I/O インターフェイス、クロック、およびロジックを適切にプランニングすることが必要です。
NoC コンパイラを Vivado IP インテグレーター内で実行すると、ロケーション制約が考慮されません。合成後のデザインをメモリ内で開くと、NoC インターフェイスのロケーションを最適な SLR にフロアプランし、Vivado IDE で NoC ソリューションをリフレッシュできます。NMU と NSU 間の距離が長くなるとレイテンシが問題になることがあるため、これをデザイン サイクルの初期に評価して対処する必要があります。
SSI テクノロジ デバイスを使用する設計で消費電力を最適化するために、SLR をまたぐパスを削減し、配線が 1 つの VNoC 列に収まるよう制約を適用します。
Versal アダプティブ SoC SSI テクノロジ デバイスを使用して Pblock にロジックを割り当てる際、設計プロセス全体を通して最適で一貫した結果を得るため、NoC デザイン プランニングを実行する必要がある場合があります。NoC デザイン プランニングを実行する場合は、次を考慮します。
- インプリメンテーション ツールで SLR レベルの Pblock を使用する場合は、Vivado IP インテグレーターの NoC NMU/NSU をインプリメンテーション結果に合わせて制約することを考慮します。
- DDR メモリ コントローラーまたは PS で開始または終了する NoC パスは、SLR0 に配置してレイテンシを最小限に抑えることを考慮します。
- DDR メモリ コントローラーまたは PS で開始または終了しない NoC パスは、SLR0 以外の SLR 内に完全に制約することを考慮します。
- AXI レジスタ スライスを使用して複数の SLR 間でパイプライン処理する代わりに、NoC を使用することを考慮します。
次の例では、紫色で示されている PL-NoC パスは DDR メモリ コントローラーとインターフェイスしており、IP インテグレーターの SLR0 内に制約されています。ピンクで示されている NoC パスは、IP インテグレーターの SLR1 に制約されている PL-NoC パスです。
