RTL を使用したデザインの作成 - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

AMDでは、AMD Versal™ デバイスの CIPS および NoC IP をインスタンシエートして設定するのに AMD Vivado™ IP インテグレーターを使用することを必須としています。プラットフォーム管理コントローラー (PMC) は CIPS IP に含まれており、Versal デバイスをブートおよび設定するのに必要です。CIPS IP は、IP インテグレーターでのみ提供されています。

必須ではありませんが、AMDでは、デザインの最上位 RTL を作成するのに IP インテグレーターを使用することをお勧めします。Vivado ツールでは NOC IP の適切なシミュレーション モデルに自動的に接続できるので、Vivado ツールで RTL ラッパーを管理すると、デザインのシミュレーションが簡素化されます。CIPS および NoC を IP インテグレーターで設定し、デザインの残りの部分に外部インターフェイスを指定して、結果のブロック デザインを最上位 RTL にインスタンシエートすることが可能です。この方法では、システムのサブセットに CIPS と NoC が含まれますが、RTL ラッパーで適切なシミュレーション モデルが接続されていることを確認する必要があります。

注記: PCB 設計において RTL の前段階のデザインでポート割り当てを実行し、クロック リソースを活用する I/O プランニング プロセスの詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。