Verilog、VHDL、または BD RTL ラッパー ソース ファイルで定義されたモジュールまたはエンティティを、直接ブロック デザインに追加できます。この機能を使用すると、RTL を Vivado IP カタログで追加する IP としてパッケージせずに、RTL モジュールをすばやく追加できます。
ソース RTL に含まれているジェネリックまたはパラメーターは、モジュールをブロック デザインに追加したときに推論され、選択したモジュールの [Re-customize Module Reference] ダイアログ ボックスで設定することも可能です。インターフェイス、クロック、リセット、割り込み、アドレス、およびクロック イネーブルが正しく推論されるようにするため、HDL コードに属性を挿入する必要あります。BD モジュール参照では、これらの属性は自動的に BD ラッパーに作成され、BD モジュール参照が作成されるときに消費されます。
境界を越えるパラメーター伝搬はサポートされせん。デザインの検証時に IP インテグレーターで実行される DRC をサポートするため、属性を使用する必要があります。たとえば、IP インテグレーターにはソース クロックとデスティネーションの間のクロック周波数を検証する DRC があります。RTL コードで正しい周波数を指定すると、デザイン接続を確実に正しくできます。
次に、RTL モジュール参照を使用する際に重要な情報を示します。
- IP インテグレーターの RTL モジュール参照機能を使用すると、RTL コード内に埋め込まれた IP の XCI (拡張子 .xci) ファイルの推論が可能になります。ほとんどの IP の推論がサポートされますが、一部はサポートされません。サポートされない IP のリストを含む詳細は、 『Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994) のこのセクションを参照してください。
- RTL モジュール定義には、ネットリスト (EDIF または DCP) または RTL モジュール内でアウト オブ コンテキスト (OOC) と設定されている別のモジュールを含めることはできません。
- モジュール定義でサポートされる言語は、VHDL および Verilog のみです。SystemVerilog および VHDL 2008 は、RTL モジュールの最上位のモジュールまたはエンティティ定義ではサポートされません。
- モジュール参照を含むブロック デザインは、IP としてパッケージすることはできません。モジュールを IP として別にパッケージし、その IP を含むブロック デザインをパッケージしてください。
次の図に、2 つの RTL モジュール (RTL を含む参照モジュールと別の BD を含むモジュール) で構成される BD のデザイン階層を示します。
図 1. RTL モジュール参照のデザイン階層
