Versal デバイス IP を使用した設計に関する推奨事項 - 2023.2 日本語

Versal デバイスには、次のような特別な考慮事項のある固有の IP が含まれています。

• Control, Interface, and Processing System (CIPS) をデザインに含ます。

  CIPS IP は、デバイスの起動とコンフィギュレーションに必要なプラットフォーム管理コントローラー (PMC) を含んでいるので、すべての Versal アダプティブ SoC デザインに含める必要があります。デザインに CIPS IP が含まれていない場合、リンク後/配置前の DRC でレポートされます。PMC および PS の詳細は、 『Versal アダプティブ SoC テクニカル リファレンス マニュアル』 (AM011) を参照してください。CIPS IP の詳細は、 『Control Interfaces and Processing System LogiCOREIP 製品ガイド』 (PG352) を参照してください。CPM の詳細は、 『Versal アダプティブ SoC CPM CCIX アーキテクチャ マニュアル』 (AM016)、 『Versal Adaptive SoC CPM Mode for PCI Express 製品ガイド』 (PG346)、および 『Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347) を参照してください。

• GT の選択を含む CPM コントローラーの設定を CIPS IP で実行します。

  詳細は、 『Versal Adaptive SoC CPM Mode for PCI Express 製品ガイド』 (PG346) を参照してください。 PCIe® インターフェイスへの PL のアクセスは、IP カタログの PCI Express® IP を使用して設定します。PCIe の詳細は、次の資料を参照してください。

  • 『Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG343)
  • 『Versal Adaptive SoC PCIe PHY LogiCORE IP 製品ガイド』 (PG345)
  • 『Versal Adaptive SoC CPM Mode for PCI Express 製品ガイド』 (PG346)
  • 『Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347)
• NoC リソース デザイン要件を前もって解析し、早期に検証します。

  NoC IP は、物理 NoC の論理表現として機能します。Vivado IP インテグレーターにより、接続およびサービス品質 (QoS) 情報を統合して統合トラフィック仕様が作成されます。NoC および統合メモリ コントローラー IP の詳細とパフォーマンスの調整については、 『Versal Adaptive SoC Programmable Network on Chip and Integrated Memory Controller LogiCORE IP 製品ガイド』 (PG313) を参照してください。

• Advanced I/O プランナーを使用して、DDR メモリ コントローラーの物理的な位置とピンを割り当てます。詳細は、 『Advanced I/O Wizard LogiCORE IP 製品ガイド』 (PG320) を参照してください。

  ハード DDR メモリ コントローラーは、NoC IP に統合されています。NoC コンパイラで、デザイン要件を統合する際に、DDR メモリ コントローラーの位置が選択されます。DDR メモリ コントローラーの物理的な割り当ては、インプリメンテーション時に適切に調整されます。

• SmartConnect の使用は、AXI4-Lite を使用する接続か、またはデザインの残りの部分で NoC 帯域幅全体が使用されている場合や NoC ポートが十分でない場合に NoC を補足するためのみに制限します。

  データを Versal デバイス全体に移動するには、NoC の使用を推奨します。詳細は、 『SmartConnect LogiCORE IP 製品ガイド』 (PG247) を参照してください。

• IP インテグレーターでブロック オートメーションを使用して、IP と GT を接続します。

  GT リソースを使用する Versal IP で IP の GT コンポーネントが統合されないので、この方法を使用する必要があります。別の方法として、RTL で IP を直接手動で設定、インスタンシエート、および接続することもできます。GT 親 IP を含むデザイン作成の概要は、 『Versal Adaptive SoC Transceivers Wizard LogiCORE IP 製品ガイド』 (PG331) のこのセクションを参照してください。

• Versal Adaptive SoC Transceivers Wizard IP を使用して、Versal アダプティブ SoC トランシーバーを設定します。

  ハード ブロック プランナーを使用して、Versal アダプティブ SoC デザインの GT クワッドの物理的な位置を割り当てます。ハード ブロック プランナーの詳細は、 『Vivado Design Suite ユーザー ガイド: I/O およびクロック プランニング』 (UG899) を参照してください。GT クワッドのレイアウトとサポートされる設定オプションは、 『Versal アダプティブ SoC GTY および GTYP トランシーバー アーキテクチャ マニュアル』 (AM002) および 『Versal アダプティブ SoC GTM トランシーバー アーキテクチャ マニュアル』 (AM017) を参照してください。

• ブリッジ IP を使用して、カスタム IP を Versal アダプティブ SoC GT クワッドに接続します。

  詳細は、 『Versal Adaptive SoC Transceivers Wizard LogiCORE IP 製品ガイド』 (PG331) のこのセクションを参照してください。