Versal デバイスのクロッキング - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

Versal デバイスのクロッキング構造は AMD UltraScale™ デバイスのものと似ており、デバイス全体でグローバル クロッキングが使用されますが、ロードは領域内またはグローバルに配置できます。Versal デバイスのマルチ クロック バッファー (MBUFG) プリミティブを使用すると、最下位レベルでのクロック分周が可能となり、クロック トラックの使用率を低減し、同期クロック乗せ換えのタイミングを向上できます。このアーキテクチャによりクロック リソースが効率的に使用され、より多くのデザイン クロックをサポートできるようになるほか、パフォーマンスおよび消費電力のためクロック特性も改善します。

Versal デバイスでは、クロックは通常、垂直方向の HDIO バンクまたは水平方向の高パフォーマンス XPIO バンクから供給されます。各 Versal デバイスのクロック領域には、24 本の垂直方向配線トラック、12 本の水平方向配線トラック、24 本の垂直方向分配トラック、および 24 本の水平方向分配トラックに分割されるクロック ネットワーク配線が含まれます。一番下のクロック領域行は特殊で、24 本の水平方向配線トラックが含まれます (ほかのクロック領域行には 12 本の水平方向配線トラックが含まれる)。

図 1. Versal デバイスのクロック配線アーキテクチャ

クロック タイプおよび関連のクロック構造は、ドライバーおよび使用法によって次の主なカテゴリに分類されます。

  • 高速 I/O クロック

    これらのクロックは SelectIO™ XPHY ロジックに接続され、XPLL により生成されます。これらのクロックは、高パフォーマンス I/O インターフェイス用に、XPLL から XPHY ロジックへの専用低ジッター リソースを使用して配線されます。通常、このクロッキング構造は、NoC IP DDR4 メモリ コントローラー、ソフト メモリ コントローラー IP、Advanced IO Wizard IP などの AMD IP で制御されます。

  • 汎用クロック

    これらのクロックは、ほとんどのクロック ツリー構造で使用され、GCIO パッケージ ピンまたは MMCM、XPLL、DPLL などのクロック調整ブロックから供給できます。汎用クロッキング ネットワークは、一般的な BUFGCE/BUFGCE_DIV/BUFGCTRL バッファーで駆動するか、最下位レベルでのクロック分周を可能にするため MBUFGCE/MBUFGCE_DIV/MBUFGCTRL プリミティブで駆動する必要があります。HDIO バンクでは、クロック リソースが限られており、DPLL および BUFGCE のみが提供されます。各クロック領域で 24 個までの固有のクロックをサポートでき、Versal デバイスではトポロジ、ファンアウト、ロードの配置によって 100 個以上のクロック ツリーをサポート可能です。

  • ギガビット トランシーバー クロック

    ギガビット トランシーバー (GT*_QUAD) の送信クロック、受信クロック、および基準クロックには、GT を含むクロック領域の専用クロッキングが使用されます。Versal デバイスでは、GT クロッキング列に DPLL が含まれ、最下位レベル クロック分周用に新しい MBUFG_GT プリミティブもサポートされます。GT クロックを使用すると、次を達成できます。

    • 周波数合成、ジッターのフィルター、またはクロックのスキュー調整用に DPLL を駆動
    • BUFG_GT または MBUFG_GT バッファーを使用して汎用クロッキング ネットワークを駆動し、ファブリック内の任意のロードを接続
    • 同じまたは異なるクワッドの複数トランシーバー間でクロックを共有
    注記: 12 の偶数のクロック配線トラックとクロック分配トラックのみが GT 列の SLR 境界をまたぎます。
    注記: GT 列の SLR 境界をまたぐ、AMD Versal™ HBM デバイスの SLR の上部への/からのクロック配線トラックおよびクロック分配トラックはありません。SLR の上部とその他の SLR にロードが分散されている場合、配置は GT 列の USER_CLOCK_ROOT を無視します。