Vitis HLS 設計手法 - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

Vitis HLS では、次のフロー ターゲットがサポートされます。

Vivado IP フロー
さまざまなインターフェイスおよびデータ転送プロトコルがサポートされ、複数のデザイン選択肢が提供され、柔軟性があります。ただし、IP の統合と管理をユーザーが実行する必要があります。Vitis HLS でこのフローをイネーブルにする方法は、 『Vitis 高位合成ユーザー ガイド』 (UG1399)このセクションを参照してください。
Vitis カーネル フロー
特定のインターフェイス セットがサポートされ、制限が厳しくなります。このより構造化されたフローにより、HLS ブロックと Vitis エクステンシブル プラットフォームを正しく統合し、ザイリンクス ランタイム (XRT) ソフトウェア スタックとのシームレスな統合が可能になり、ハードウェア/ソフトウェア統合プロセスが大幅に簡略化されます。Vitis HLS でこのフローをイネーブルにする方法は、 『Vitis 高位合成ユーザー ガイド』 (UG1399)このセクションを参照してください。

AMD Versal™ デバイスをターゲットにする場合、次の表に示すように、デザイン フロー (従来のデザイン フローまたはプラットフォーム ベースのデザインフロー) および生成されるブロックのプロジェクト全体での使用方法に基づいて、Vitis HLS プロジェクトを設定する必要があります。

表 1. Versal デバイス Vitis HLS プロジェクト タイプ
デザイン フロー Vitis HLS の出力 フロー ターゲット ターゲット ユーザー
従来のデザイン フロー ほかの RTL および IP ブロックとの統合 Vivado IP フロー ハードウェア設計者
プラットフォーム ベースのデザイン フロー エクステンシブル プラットフォームに統合 Vivado IP フロー ハードウェア設計者
プラットフォーム ベースのデザイン フロー エクステンシブル プラットフォームにカーネルとしてリンク Vitis カーネル フロー ハードウェア設計者またはソフトウェア開発者