グローバル クロック バッファーのイネーブル ピンへのセットアップ タイミングの要件は、低クロック周波数であっても満たすことが困難な場合があります。セットアップ タイミング パスの問題は、次の組み合わせにより発生します。
- ソース クロックがグローバル クロック配線を使用し、フリップフロップから境界ロジック インターフェイス (BLI) をまたいでイネーブル ピンに到達する配線のため、遅く到着するイネーブル エッジ。
- グローバル クロック ネットワークを経由せずにゲーテッド グローバル クロック バッファー入力ピンに直接早く到着するキャプチャ クロック エッジ。
図 1. グローバル クロック バッファーのクロック イネーブルの回路
グローバル クロック バッファーのイネーブル ピンへのタイミングを向上するには、次の手法を使用できます。
- グローバル クロック バッファーで 3 段内部シンクロナイザーを使用する HARDSYNC 機能を使用します。これにより、タイミング要件は削除されますが、クロック出力に 3 ～ 4 クロック サイクルのレイテンシが発生します。
- 負の位相シフト クロックを使用してイネーブル制御ロジックを駆動し、ソース クロック エッジの到着を早めます。
- イネーブル制御ロジックの駆動に使用するクロックに CLOCK_LOW_FANOUT 制約を使用します。これにより、隣接するクロック領域のローカルに配置されることで、ソース クロック パス上のクロック挿入遅延が削減されます。この制約が適切に機能するには、クロック ネットのロードの数を制限する必要があります。
- グローバル クロック バッファーを直接駆動するフリップフロップに BLI 制約を使用します。BUFGCE のクロック イネーブル ピンには、関連付けられている BLI フリップフロップはありません。そのため、BLI フリップフロップを使用する場合は、分周値を 1 に設定した BUFGCE_DIV を使用するか、BUFGCTRL を使用する必要があります。
- カスケード接続されたバッファーを使用してゲーテッド クロック バッファーを駆動し、次を確認します。
- カスケード接続されたバッファーが最適化により削除されない
- カスケード接続されたバッファーがゲーテッド クロック バッファーと同じクロック領域に配置されている
- カスケード接続されたバッファーとイネーブル制御ロジックを駆動するバッファーのバランスが取られている
注記: HARDSYNC クロック バッファー モードを使用する場合、特にクロックが 2、4、8 などの整数周期比の場合は、ゲーテッド バッファー クロックとその他のデザイン クロックの位相関係に影響がないことを確認する必要があります。位相関係が変わる可能性がある場合は、適切なタイミング制約と回路を追加して、このクロックをデザイン内のその他のクロックと非同期と見なす必要があります。