このガイドでは、次のトピックの概要、設計ガイドライン、デザインの決定事項のトレードオフを示します。
- デザイン プランニング
- 主要な IP ブロック、DFX デザイン、およびさまざまなデザイン フローのプランニングなど、Versal アーキテクチャを最大限に活用するためのデザインのプランニングに関する情報を提供します。
- ブロック デザインを使用したデザインの作成
- GT、CIPS、NoC、その他の IP、パッケージされたカスタム IP および RTL を含むブロック デザインを作成するためのガイドラインを示します。
- RTL を使用したデザインの作成
- IP カタログにない高パフォーマンスまたは特別機能を提供するために必要な RTL モジュールを作成するためのベスト プラクティスを示します。
- Vitis HLS を使用したデザインの作成
- Vitis HLS でのデザイン作成の概要と、インターフェイスの定義および Vitis カーネル フローの使用に推奨される設計手法を示します。
- I/O プランニング デザイン フロー
- デバイスを通過するデータフローを効率的なものにし、高パフォーマンス要件を満たすために、信号を特定のピンに割り当てるのに使用する異なる I/O プランニング フローと推奨事項を示します。
- デザイン制約
- 適切なタイミング、消費電力、および物理制約を作成するための推奨事項と、合成およびインプリメンテーションで使用される追加の制約、属性、およびその他の要素を指定するための推奨事項を示します。
- デザイン インプリメンテーション
- デザインを合成およびインプリメントするために使用可能なオプションとベスト プラクティスを説明します。
- Vitis 環境用のエンベデッド プラットフォームの作成
- プラットフォームおよびサブシステムへのマップ機能など、エンベデッド プラットフォームの作成に関する概要情報を示します。