ギガビット トランシーバー (GT) - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

ギガビット トランシーバー (GT) には、特定のピン配置要件がありますので、次に注意する必要があります。

  • 基準クロックの共有
  • 同じクワッド内での PLL の共有
  • PCIe、MRMAC などの GT ハード ブロックの配置と、それらのトランシーバーとの距離
注記: CPM5 向けの GT 選択およびピン プランニングのガイダンスは、 『Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347)このセクションを参照してください。

AMDでは、コアの生成に GT ウィザードを使用することをお勧めします。または、このプロトコルにはAMD IP コアを使用できます。AMD トランシーバー IP を使用する場合は、追加の I/O ピン プランニング手順が必要です。IP をカスタマイズした後、Vivado IDE でハード ブロック プランナーまたはピン プランナーを使用し、エラボレート済みデザインまたは合成済みデザインで最上位トランシーバー I/O と REFCLK ポートを物理的なパッケージ ピンに割り当てます。ピン配置の推奨事項は、 『Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express 製品ガイド』 (PG347) を参照してください。

注記: クロック リソースをバランスよく使用するため、Vivado 配置で GT 出力クロックが供給されるロードをそのクロックをソースとする GT の横に制約するよう試みられます。