クロック グループおよび CDC 制約の定義 - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

Vivado IDE では、デフォルトでデザインのすべてのクロック間のパスでタイミング解析が実行されます。次の制約を使用すると、このデフォルト動作を変更できます。

set_clock_groups
指定したクロック グループ間のタイミング解析をディスエーブルにします。同じグループ内のクロック間のタイミング解析はディスエーブルになりません。
set_false_path
-from および -to オプションで指定された方向のみのクロック間のタイミングをディスエーブルにします。

場合によっては、クロック乗せ換え (CDC) の 1 つまたは複数のパスに次の制約を使用して、レイテンシまたはバス スキューを制限すると有益なこともあります。

set_max_delay -datapath_only
非同期 CDC パスに最大遅延制約を設定し、レイテンシを制限します。
注記: クロック グループまたはフォルス パス制約が既にクロック間または同じ CDC パスに設定されている場合、最大遅延制約は無視されます。そのため、1 つの CDC タイミング制約を選択する前にすべてのクロック ペア間のパスを注意して確認し、制約が競合しないようにすることが重要です。
set_bus_skew
非同期 CDC パス間の信号のセットを、レイテンシではなくバス スキューで制約します。
ヒント: Vivado IDE からバス スキュー制約を設定することもできます。Timing Constraints ウィンドウで Assertions を展開し、Set Bus Skew をダブルクリックします。