クロック位相シフトは、クロック パスの特別なハードウェアのため、基準クロックに対して遅延されたクロック波形に対応します。AMD デバイスでは、クロック位相は通常、クロックの CLKOUT*_PHASE プロパティが 0 でないときに、MMCM、XPLL、または DPLL プリミティブにより挿入されます。
アナログ スキュー調整を使用する場合、クロック位相シフトは、クロック波形の変化 (PHASESHIFT_MODE=WAVEFORM) あるいは MMCM または XPLL を介した遅延 (PHASESHIFT_MODE=LATENCY) としてモデル化できます。Versal デバイスでは、クロック位相シフトは、デフォルトではクロッキング プリミティブを介する遅延としてモデル化されます。クロック位相シフトのモデル化および PHASESHIFT_MODE プロパティの詳細は、 『Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック』 (UG906) のこのセクションを参照してください。
ほかに次の注記事項があります。
- DPLL の場合または MMCM/XPLL がデジタル スキュー調整を使用する場合は、サポートされる設定は PHASESHIFT_MODE=LATENCY のみです。
- MMCM/XPLL/DPLL がデジタル スキュー調整を使用しており、PHASESHIFT_MODE=WAVEFORM プロパティが設定されている場合は、設計手法レポートで次の警告メッセージが表示されます。
TIMING-54: The clock modifying block <MMCM/XPLL/DPLL> is configured for digital deskew and has PHASESHIFT_MODE=WAVEFORM. This combination is unsupported, and timing analysis will proceed by treating it as if PHASESHIFT_MODE=LATENCY. Change the specified cell configuration to PHASESHIFT_MODE=LATENCY and ensure that no timing constraints are written against the expectation of PHASESHIFT_MODE=WAVEFORM.