すべてのデザイン クロックを定義し、インメモリ デザインに適用したら、report_clocks コマンドを使用して各クロックの波形、マスター クロックと生成クロックの関係を検証できます。
Clock Period Waveform Attributes Sources
sysClk 10.00000 {0.00000 5.00000} P {sysClk}
clkfbout 10.00000 {0.00000 5.00000} P,G {clkgen/mmcm_adv_inst/CLKFBOUT}
cpuClk 20.00000 {0.00000 10.00000} P,G {clkgen/mmcm_adv_inst/CLKOUT0}
…
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Generated Clocks
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Generated Clock : cpuClk
Master Source : clkgen/mmcm_adv_inst/CLKIN1
Master Clock : sysClk
Edges : {1 2 3}
Edge Shifts : {0.000 5.000 10.000}
Generated Sources : {clkgen/mmcm_adv_inst/CLKOUT0}また、すべての内部タイミング パスに少なくとも 1 つのクロックが適用されているかどうかも検証できます。タイミング チェック レポートでは、次の 2 種類のチェックが提供されています。
- no_clock
- 定義したクロックが到達しないすべてのアクティブ クロック ピンをレポートします。
- unconstrained_internal_endpoint
- クロックに対するタイミング チェックがあるのに、クロックが定義されていないシーケンシャル セルのすべてのデータ入力ピンをレポートします。
両方のチェックで 0 が返された場合、タイミング解析の適用範囲が高いことを示します。
または、XDC およびタイミング設計手法チェックを実行して、制約の競合または不正確なタイミング解析が実行される状況を発生させずに、推奨されるネットリスト オブジェクトにクロックが定義されていることを確認できます。
次のコマンドを使用して、これらのチェックを実行します。
report_methodology -checks [get_methodology_checks {TIMING-* XDC*}]