デザイン フローの図 - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

次の図に、Versal デバイスのデザイン フローの概要をまとめます。個々の設計手順は、次に示すようにデザイン フローとデザイン タイプによって異なります。

ハードウェアのみのシステム用の従来デザイン フロー
従来のデザイン フローを使用します。インプリメンテーション後、「ハードウェア デバッグ」の手順に進みます。
エンベデッド システム向け従来デザイン フロー
従来のデザイン フローを使用します。インプリメンテーション後、「ハードウェアのエクスポート」の手順に進み、Vitis 環境でソフトウェア スタックを追加します。
エンベデッド システム向けプラットフォーム ベース デザイン フロー
まず、従来のデザイン フローを使用します。インプリメンテーション後、「ハードウェアのエクスポート」の手順に進み、プラットフォームを Vitis 環境にエクスポートします。以後は、プラットフォーム ベースのデザイン フローを使用します。Vitis 環境で PL アクセラレータとソフトウェア スタックを追加してデザインを完成させます。
エンベデッド AI エンジン システム向けプラットフォーム ベース デザイン フロー
まず、従来のデザイン フローを使用します。インプリメンテーション後、「ハードウェアのエクスポート」の手順に進み、プラットフォームを Vitis 環境にエクスポートします。以後は、プラットフォーム ベースのデザイン フローを使用します。Vitis 環境で PL アクセラレータ、AI エンジン アクセラレータ、およびソフトウェア スタックを追加してデザインを完成させます。
図 1. Versal デバイス向け従来デザイン フロー

次の図に、Versal デバイスで Vitis 環境を使用したプラットフォーム ベース デザイン フローを示します。

図 2. Versal デバイス向けプラットフォーム ベース デザイン フロー