ファンアウトの大きいクロックは、Versal デバイスのほぼすべてのクロック領域、または Versal アダプティブ SoC スタックド シリコン インターコネクト (SSI) テクノロジ デバイスの SLR のほぼ全体に分配されます。次の図に、Versal アダプティブ SoC SSI テクノロジ デバイスの SLR のぼぼ全体に分配されるファンアウトの大きいクロックを示します。XPIO バンクの BUFGCE ドライバーは赤色で示されています。クロック ネットは、SLR0 と SLR1 の両方の垂直配線リソースに配置されていますが、SLR1 の分散リソースにのみファンアウトされます。デザインで使用されるファンアウトの大きいクロックが 24 個を超える場合、問題が発生する可能性があり、Pblock を使用して論理階層を SLR 内に制約したり、LOC 制約を使用してクロック ソースを XPIO バンクに割り当てるなど、事前のプランニングが必要となることがあります。
図 1. SLR0 の XPIO バンクから SLR1 全体に供給されるファンアウトの大きいクロック
