プライマリ クロック (入力されるボード クロック) は、クロック調整ブロックを介さず、I/O パスのシーケンシャル セルを直接制御する際に使用する必要があります。I/O 遅延ラインは、クロック挿入遅延にのみ影響し、波形には影響しないので、クロック調整ブロックとしては考慮されません。これは、入力遅延の定義 および 出力遅延の定義 の 2 つの例に示されています。ほとんどの場合、外部デバイスにも同じボード クロックに対して定義される独自のインターフェイス特性があります。
プライマリ クロックがゼロ ホールド違反モード (ZHOLD) を使用してデバイス内の HDIO または DPLL で補正されると、I/O パスのシーケンシャル セルがそのプライマリ クロックの位相検出器でスキュー調整された内部コピー (たとえば生成クロック) に接続されます。両方のクロックの波形は同じなので、AMDでは入力/出力遅延制約の基準クロックとしてプライマリ クロックを使用することをお勧めします。
図 1. クロック パスに ZHOLD DPLL が含まれる場合の入力遅延
HDIO ZHOLD DPLL は補正量に相当する負の挿入遅延を含むクロック バッファーのように動作するので、制約は 入力遅延の定義 の例と同じになります。