並列クロック バッファー - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

並列クロック バッファーを使用すると、次を達成できます。

  • インプリメンテーション run 間で予測可能な配置。

    並列クロック バッファーを同じ入力クロック ポート、MMCM、XPLL、DPLL、または GT*_QUAD で直接駆動すると、ネットリストの変更またはロジック配置のバリエーションに関係なく、バッファーは常にそのドライバーと同じクロック領域に配置されます。

  • クロック ツリーの並列分岐間の挿入遅延を一致させる。

    AMDでは、分岐間に同期パスがある場合は、カスケード クロック バッファーよりも並列バッファーをお勧めします。カスケードされたバッファーを使用すると、CLOCK_DELAY_GROUP または USER_CLOCK_ROOT 制約を使用する場合でも、クロック ツリーの分岐間でクロック挿入遅延が一致しません。この結果、クロック スキューが大きくなり、タイミング クロージャが困難になります。

注記: 同期 CDC タイミング パスのスキューを最小にする場合、または複数の関連クロック ネットワークの挿入遅延を一致させる場合は、可能であれば MBUFG* セルを使用します。MBUFG* セルを使用する場合は、CLOCK_DELAY_GROUP 制約を使用しないでください。

次の図に、MMCM CLKOUT0 ポートで駆動される 3 つの並列グローバル クロック バッファーを示します。

図 1. MMCM 出力の並列 BUFGCE