Versal アダプティブ SoC には、重要なハード IP が複数含まれています。デザイン プランニングの一部として、これらの IP をデザイン用に適切に解析および設定する必要があります。
- CIPS IP
- CIPS IP には、プラットフォーム管理コントローラー (PMC)、プロセッサ サブシステム (PS)、および CCIX (Cache Coherent Interconnect for Accelerators) PCIe® モジュール (CPM) など、Versal アーキテクチャ用の主要なコンポーネントがいくつか含まれています。PMC は、Versal デバイスのプログラミングと起動を管理し、システムを監視して、有害な攻撃からデバイスを保護します。PMC はデバイスのプログラムおよびブートに必要であるため、すべての Versal アダプティブ SoC デザインに CIPS IP を含める必要があります。CIPS IP は、AMD Vivado™ IP インテグレーター内でしか使用できません。そのため、すべての Versal アダプティブ SoC デザインに、少なくとも IP インテグレーターを使用して作成した CIPS IP を含む部分をデザインの一部として含める必要があります。
- NoC IP
- NoC は広帯域幅のハード インターコネクトで、Versal アーキテクチャのすべてのデータ移動の骨幹となります。NoC IP には、標準 AXI メモリ マップドまたはストリーミング インターフェイスを使用してアクセスします。NoC コンパイラは、要求された帯域幅とすべてのトラフィックの相対的な優先順位を集約し、物理配線を適切に割り当てます。NoC は、Versal アダプティブ SoC のハード メモリ コントローラーにアクセスする唯一の方法です。また、NoC ポートは CIPS に含まれ、AI エンジン アレイ全体およびプログラマブル ロジック (PL) ファブリック全体で使用できます。
- GT IP
- Versal デバイスでは、ギガビット トランシーバー (GT) はクワッドにグループ化されています。これにより、GT でクロックとリセットを共有できるようになるので、オーバーヘッドが削減します。このグループ化により、GT は MRMAC イーサネット IP などの親 IP とは分離されます。IP インテグレーター キャンバスで親 IP を配置すると、ブロック オートメーションで親 IP が GT クワッドに接続されます。GT のピン プランニングは、IP 生成の一部ではなく、Vivado ハード ブロック プランナーに組み込まれています。サードパーティ IP を使用する場合は、ブリッジ IP を使用して GT クワッドに接続できます。