フィードスルー パスのターゲット最大遅延以上の周期の仮想クロックを使用し、入力および出力遅延制約を次のように適用します。
create_clock -name vclk -period 10
set_input_delay -clock vclk <input_delay_val> [get_ports din] -max
set_output_delay -clock vclk <output_delay_val> [get_ports dout] -max説明
input_delay_val(max) + feedthrough path delay (max) + output_delay_val(max)
<= vclk period.この例では、最大遅延のみが制約されています。