Versal アダプティブ SoC 設計手法では、初期段階からデザイン バジェット (エリア、消費電力、タイミングなど) を監視してデザインを修正することが重要です。
- できるだけ多くの Versal アダプティブ SoC 統合ブロックを活用し、帯域幅の広い接続にネットワーク オン チップ (NoC) を使用して、ブロック図レベルでのデザイン パフォーマンスを検証します。
デバイス全体のブロック間でのデータ移動は重要なので、NoC またはプログラマブル ロジック (PL) を使用してさまざまなブロック接続を試す必要があります。NoC を最大限に活用すると、PL リソースが解放され、後でフロアプランおよびインプリメンテーションの困難さが緩和されます。
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AMD テンプレートを使用して最適な RTL コンストラクトを作成し、エラボレーション後、合成前に設計手法 DRC を使用して RTL を検証します。
Vivado ツールではフロー全体でタイミング ドリブン アルゴリズムが使用されるので、デザインにはデザイン フローの最初から制約を正しく設定する必要があります。
- 合成後にタイミング解析を実行します。
正しいタイミングを指定するには、まず各マスター クロックとそれらに関連する生成クロック間の関係を解析する必要があります。Vivado ツールでは、非同期またはフォルス パスとして明確に定義されていない限り、すべてのクロック間のタイミングが解析されます。
- アウト オブ コンテキスト合成およびインプリメンテーションを実行して、主な PL IP またはブロック図それぞれに対してタイミング クロージャが達成可能かどうかを検証します。
デザイン全体を解析してタイミング、パフォーマンス、または消費電力の問題を解決するためのデザイン変更またはフロー オプション変更を特定するのは、かなり複雑です。デザインの各部分を検証すると、デザイン サイクルの後の方でのリスクを削減できます。AMDでは、使用率の高い状況をモデリングするため、アウト オブ コンテキスト インプリメンテーション時にデザイン クロックの制約を 10% 厳しくし、Pblock を追加することをお勧めします。
- 次の設計段階に進む前に正しい制約を使用してタイミングが満たされるようにします。
この推奨事項に従って Vivado Design Suite のインタラクティブな解析環境を使用することにより、全体的なタイミングおよびインプリメンテーションの収束期間が短縮されます。
ヒント: これらの推奨事項とこのガイドの HDL 設計ガイドラインを合わせて使用することで、設計期間をさらに短縮できます。
次の図に、この推奨される設計手法を示します。
合成段階は、デザイン目標が正のマージン (または比較的小さい負のタイミング マージン) で満たされれば、完了したと考えることができます。合成後のタイミングが満たされない場合、配置配線結果でタイミングが満たされない可能性が高くなります。ただし、タイミングが満たされない場合でも、残りのフローを実行することは可能です。インプリメンテーション ツールでエラーのあったパスに最適なリソースが割り当てられ、タイミングが満たされる可能性もあります。また、フローを進めると、負のスラックの大きさをより正確に理解でき、合成後の WNS (ワースト ネガティブ スラック) をどれくらい改善する必要があるのかを判断しやすくなります。これらの情報は、HDL および制約を改善するために合成に戻ったときに使用できます。