境界ロジック インターフェイス制約の使用 - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

フリップフロップ段は、プログラマブル ロジック (PL) と高パフォーマンス XPIO の間、および PL と AI エンジン インターフェイス タイルの間の境界ロジック インターフェイス (BLI) に存在します。BLI フリップフロップ リソースは、PL に入出力する信号にレジスタを付けることにより、インターフェイスのタイミングを最適化できます。BLI フリップフロップ リソースには、次の制限があります。

  • BLI は、非同期クリアを持つフリップフロップ (FDCE) または同期リセット (R) を GND に接続したフリップフロップ (FDRE) のみをサポートします。
  • BLI は、初期値が 0 の FDCE および FDRE のみをサポートします。
  • 1 つのサイト内のすべての BLI フリップフロップは、同じアクティブ CLR 信号または非アクティブ GND R 信号を共有する必要があります。
  • FDCE および FDRE は、CLR ピンと R ピンが GND に接続されていれば、1 つのサイトに混合できます。
  • 1 つのサイトに含まれるすべてのフリップフロップで、同じ CE 信号を共有する必要があります。

デフォルトでは、フリップフロップが XPIO バンクまたは AI エンジン インターフェイス タイル リソースに単に接続されているだけの場合、フリップフロップは BLI フリップフロップ リソースに配置されません。Vivado では、フリップフロップを BLI フリップフロップ リソースに配置するには、BLI 制約を使用する必要があります。BLI 制約が制限の違反により満たされない場合、フリップフロップは PL に配置されます。BLI を使用してリソースとインターフェイスする PL フリップフロップのネットは、BLI フリップフロップ リソースのルートスルーを実行します。次の例では、XPIO IOB のフリップフロップを駆動する BLI リソースのフリップフロップに BLI 制約が使用されています。この例は、XPIO IOB のフリップフロップを駆動する PL フリップフロップと、BLI フリップフロップ リソースを介する BLI からの配線も示します。

set_property BLI TRUE [get_cells myIntf/myBLI_reg]
図 1. BLI 制約の例

XPIO バンクの BLI の詳細は、 『Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル』 (AM010)このセクションを参照してください。

BLI 制約の詳細は、 『Vivado Design Suite: プロパティ リファレンス ガイド』 (UG912)BLI を参照してください。