Versal アダプティブ SoC に従来のデザイン フローを使用する場合、デザインをプランニングする際に次を考慮する必要があります。
- CIPS IP
- Vivado ツールで最終的なプログラマブル デバイス イメージ (PDI) が生成されます。PDI が正しく生成されるようにするには、プロセッシング システムが使用されていない場合でも、デザインに CIPS IP を配置する必要があります。PMC は CIPS 内に配置されており、Versal デバイスをブートするのに必要です。
- デザイン階層および NoC コンパイラ
- Versal アダプティブ SoC デザインでは、IP がすべて 1 つの BD 階層の配置されていれば、1 つまたは複数の NoC IP をインスタンシエートできます。これにより、最上位 BD を検証したときに、NoC コンパイラが自動的に呼び出され、接続、帯域幅要件、相対的な優先順位など、デザイン内のすべての NoC マスターおよびスレーブ ユニットが完全に可視化されます。
- シミュレーション
- シミュレーションでは、NoC への接続を正しくモデル化するために、特別な接続を作成する必要があります。デザインをシミュレーション用にエクスポートすると、デザインに NoC 接続を表す階層が追加されます。このプロセスは透過的であり、NoC を正しくシミュレーションするために必要です。
次の図に、従来のデザイン フローの例を示します。
図 1. 従来のデザイン フロー
