自動派生クロック - 2023.2 日本語

Versal アダプティブ SoC ハードウェア、IP、およびプラットフォーム開発設計手法ガイド (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 日本語

Vivado タイミング エンジンでは、クロック調整ブロック (CMB) とそれによりマスター クロックに対して実行される変換が認識されるので、生成クロックのほとんどは自動的に生成されます。

AMD Versal™ デバイス ファミリの CMB は次のとおりです。

  • MMCM*/XPLL*/DPLL*
  • BUFG_GT/BUFGCE_DIV
  • MBUFG_PS/MBUFG_GT/MBUFGCE/MBUFGCE_DIV/MBUFGCTRL
  • GTYE5_QUAD/GTYP_QUAD/GTME5_QUAD
  • IBUFDS_GTE5/IBUFDS_GTME5
  • XPHY

クロック ツリーにあるその他の組み合わせセルでは、波形がセルで変換されなければ、タイミング クロックがそれらを介して伝搬されるので、出力で定義し直す必要はありません。この自動派生機能は、実際のハードウェア動作に一致する生成クロックを定義する最も安全な方法なので、できるだけ利用してください。

Vivado Design Suite タイミング エンジンで選択された自動派生クロックの名前が不適切な場合は、create_generated_clock コマンドを使用すると、波形を変換せずに名前を指定できます。この制約は、制約ファイルのマスター クロックを定義している制約の直後に記述する必要があります。たとえば、MMCM インスタンスで生成されたクロックのデフォルト名が net0 の場合、次の制約を追加して別の名前 (この例の場合は fftClk) を指定できます。
create_generated_clock -name fftClk [get_pins mmcm_i/CLKOUT0]

あいまいさを避けるため、制約はクロックのソース ピンに設定する必要があります。詳細は、 『Vivado Design Suite ユーザー ガイド: 制約の使用』 (UG903)を参照してください。