Versal デバイスのアーキテクチャは、以前のデバイスとは大きく異なるので、デザイン階層を定義する際には特別な考慮事項があります。階層を設計プロセスの早期にプランニングすることにより、後で発生する問題を最小限に抑えることができます。Versal デバイスでは、ソフトウェアとハードウェアが連動する必要があります。ハードウェアを Vivado Design Suite から Vitis 環境にシームレスにハンドオフするには、デザイン階層を定義する際に次の推奨事項に従ってください。
- デザインのアドレス指定可能な部分を 1 つの BD 階層に含めます。
デザインのアドレス指定可能な部分には、CIPS、NoC、トランシーバー、 MicroBlaze™ 、プロセッサ、およびその他のアドレス指定可能なエレメントが含まれます。BD は、デザイン階層の最上位に配置するか (AMD 管理の最上位 RTL ラッパーを使用)、カスタム RTL の最上位にインスタンシエートできます。この章で説明されているいずれかの方法を使用してブロック デザインにほかの IP を組み込む場合は、ハードウェア ハンドオフをサポートする方法を使用します。たとえば、ブロック デザイン コンテナーを使用してデザインをパーティションに分割する方法は、ハードウェア ハンドオフとうまく機能します。ただし、RTL モジュール参照を使用する場合、アドレス指定情報は保持されません。設計プロセスの早期にこれらの制限を考慮しておくことが重要です。
- プロセッシング サブシステムを起動してから PL プログラミングを読み込む場合は、CIPS と NoC を最上位に含め、デザインの PL 部分をブロック デザイン コンテナー (BDC) に含めます。