注記: この最適化手法は、
report_qor_suggestions Tcl コマンドにより自動的に適用されます。
Versal デバイスでは、MBUFGCE セルを使用して、MMCM 位相エラーを取り除くことにより同期クロック乗せ換えのクロックのばらつきを削減できます。たとえば、300 MHz および 150 MHz クロック ドメイン間のパスがあり、両方のクロックが同じ MMCM で生成されているとします。
注記:
AMD UltraScale™
デバイスで推奨されていた並列 BUFGCE_DIV トポロジは、Versal デバイスでも使用できますが、消費電力およびクロッキング リソースの使用量が増加し、MBUFGCE の最下位分周を使用するよりもスキューが大きくなります。
この場合、セットアップおよびホールド解析の両方で、クロックのばらつきに 120 ps の位相エラーが含まれます。150 MHz クロックを MMCM を使用して生成する代わりに、MMCM の 300 MHz 出力に MBUFGCE を接続し、クロックを最下位レベルで 2 で分周できます。
図 1.
Versal デバイスの同期 CDC タイミング パスのクロック トポロジの向上
新しいトポロジでの向上点は次のとおりです。
- セットアップ解析では、クロックのばらつきに MMCM 位相エラーは含まれず、120 ps 削減されています。
- ホールド解析では、クロックのばらつきはありません (同じエッジのホールド解析の場合のみ)。
- 共通ノードが最下位分周器の近くに移動し、不必要に悪い見積もり部分が削減されます。
次の表に、Versal デバイスの同期 CDC タイミング パスのセットアップおよびホールド解析でのクロックのばらつきの比較を示します。
| セットアップ解析 | MMCM で生成された 150 MHz クロック | MBUFGCE 150 MHz クロック | |
|---|---|---|---|
| クロック ジッター (CJ) | 0.405 ns | 0.403 ns | |
| 位相ジッター (PJ) | 0.000 ns | 0.000 ns | |
| 位相エラー (PE) | 0.120 ns | 0.000 ns | |
| クロックのばらつき | 0.322 ns | 0.202 ns | |
| ホールド解析 | MMCM で生成された 150 MHz クロック | MBUFGCE 150 MHz クロック | |
|---|---|---|---|
| クロック ジッター (CJ) | 0.402 ns | 0.000 ns | |
| 位相ジッター (PJ) | 0.000 ns | 0.000 ns | |
| 位相エラー (PE) | 0.120 ns | 0.000 ns | |
| クロックのばらつき | 0.322 ns | 0.000 ns | |