Versal デバイスでのクロック遅延の削減 - 2023.2 日本語

Versal アダプティブ SoC システム統合および検証設計手法ガイド (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 日本語

グローバル クロックの配線では、まずグローバル クロック バッファーから水平配線トラックと垂直配線トラックを介してクロック ルートと呼ばれる中央位置へのクロック ネットが配線されます。クロック ネットは、クロック ルートから 3 段の垂直分配トラックを介して各クロック領域のクロック行を駆動し、バランスの取られた H ツリーを作成して垂直方向のクロック スキューを最小限に抑えます。水平クロック分配はクロック領域境界でセグメント化され、クロック領域境界に水平方向のスキューのバランスを取るプログラム可能な遅延があります。

プログラマブル遅延は、クロック ルートで最大であり、クロック ネットワークのエッジに向かって減少していきます。一部のクロッキング トポロジでは、クロック スキューを最小化するよりも、クロック挿入遅延を削減することの方が重要であることがあります。たとえば、MBUFG を使用できず、並列の BUFG_GT または BUFGCE_DIV クロック バッファーが同期クロックを駆動する同期 CDC クロックパスでは、挿入遅延を最小限に抑えて、関連するクロック間の最小/最大遅延変動を削減することが重要です。この場合、並列クロックに CLOCK_DELAY_GROUP プロパティを適用してクロック配線を一致させ、クロック ネットの GCLK_DESKEW プロパティを OFF に設定してプログラマブル遅延をディスエーブルにし、挿入遅延を最小限に抑える必要があります。USER_CLOCK_ROOT プロパティを使用して挿入遅延を最小にする必要のあるロードの横にクロック ルートを割り当てると、同期 CDC クロック間のスキューをさらに削減できます。