シミュレーション フロー - 2023.2 日本語

Versal アダプティブ SoC システム統合および検証設計手法ガイド (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 日本語

AMD は、シミュレーションの範囲、抽象化、目的におけるさまざまなニーズに対応するため、AI エンジン、PS、PL など AMD Versal™ デバイス デザインのさまざまなコンポーネントに対応する専用フローを提供しています。また、AMDは、PL、PS、そしてオプションとして AI エンジン コンポーネントで構成されているシステム全体の協調シミュレーションを実行する手法も提供しています。システム アプリケーションのサブセット、または完全なシステムに統合する前に、設計チームは機能レベルで機能検証を実行する必要があります。

次の表に、Versal デバイスの各ブロックで利用可能なシミュレーション モデルを示します。

表 1. Versal デバイスの各ブロックでサポートされているシミュレーション モデル
ブロック サイクル精度 性能
PS QEMU (論理シミュレーションのみ) QEMU (論理シミュレーションのみ)

CIPS Verification IP (VIP)

NoC ビヘイビアー SystemVerilog (サイクル近似) SystemC
DDR メモリ コントローラー ビヘイビアー SystemVerilog SystemC
HBM コントローラー ビヘイビアー SystemVerilog ビヘイビアー SystemVerilog
PL ベースのソフト メモリ コントローラー ビヘイビアー SystemVerilog ビヘイビアー SystemVerilog
CPM ビヘイビアー SecureIP ビヘイビアー SecureIP
GT ビヘイビアー SecureIP ファイル I/O (Vitis ソフトウェア プラットフォームを使用している場合)
GT ベースの IP ビヘイビアー SecureIP AXI verification IP

ファイル I/O (Vitis ソフトウェア プラットフォームを使用している場合)

HLS ベースの IP RTL RTL
その他の IP IP により異なる IP により異なる
PL ビヘイビアー Verilog

VHDL

SystemVerilog

ビヘイビアー Verilog

VHDL

SystemVerilog

AI エンジン SystemC (サイクル近似) SystemC

次のセクションでは、各シミュレーション フローのシミュレーション範囲と目的を説明します。

注記: これらのシミュレーション フローの多くは、従来のデザイン フローとプラットフォーム ベースのデザイン フローの両方で使用できます。ただし、システム全体の協調シミュレーションは、プラットフォーム ベースのデザイン フローでのみサポートされます。