ジェネレーターおよびチェッカーには、次のオプションを使用できます。
- Vivado IP インテグレーターのカタログからの AXI-DMA または MCDMA IP。これらの IP は、DDR メモリからプログラマブル ロジックにデータをストリームできます。ブロックをハードウェアに含めるには、これが最も簡単な方法です。詳細は、 『Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してください。
- Vivado ツールの言語テンプレートからの LFSR ジェネレーターおよびチェッカー。または、独自の疑似乱数データ ジェネレーター チェッカーを設計できます。
- UltraRAM からブロック RAM。ブロックの機能を確認するため、特定のデータを供給できます。 注記: 追加の回路 (AXI GPIO など) を使用して RAM に初期メモリ内容を埋め込むことができ (MEM ファイル)、テスト ハーネスを柔軟に制御できます。
- AXI トラフィック ジェネレーター (ATG)。事前に設定されたトラフィック タイプを生成でき、必要なデータ長をチェックするようプログラムすることもできます。これによりデータ整合性チェックが必ず提供されるわけではありませんが、テスト対象デザインの意図をすばやく検証できます。
- AXI または AXI4-Stream ILA。テスト対象デザインの出力のデータを監視できます。この方法を使用すると、Vivado IDE を使用してデータを視覚的に解析でき、オーバーヘッドをそれほど追加せずに波形を表示できます。詳細は、 『Vivado Design Suite ユーザー ガイド: プログラムおよびデバッグ』 (UG908) を参照してください。
テスト ハーネスをビルドしたら、追加のソフトウェアなしでデザインをハードウェアでテストできます。すべてのレジスタ インターフェイスは、JTAG モードのザイリンクス ®システム デバッガー xsdb コンソールを介して使用できます。
または、レジスタ制御インターフェイスに基づいてジェネレーターおよびチェッカー機能を制御するソフトウェア アプリケーションを開発できます。この方法は、デザイン プロセスに複数の IP が関係し、デザインの異なる段階で検証インフラストラクチャを再利用するのに便利です。