50 個のワースト セットアップ タイミング パスをレポートするには、Vivado IDE の Report Design Analysis ダイアログ ボックスを使用するか、次のコマンドを使用します。
report_design_analysis -max_paths 50 -setup -name design_analysis_postRoute次の図に、このコマンドで生成される Setup Path Characteristics (セットアップ パス特性) の表の例を示します。追加の列を表示するには、水平方向にスクロールします。
図 1. 配線後のデザイン解析レポートのタイミング パス特性
次に、この表の操作に関するヒントを示します。
- ツールバーの [Show Percentage] (%) ボタンをクリックし、数値と割合を切り替えます。これは、セル遅延とネット遅延の割合を確認するのに便利です。
- デフォルトでは、値がヌルまたは空の列のみが非表示になっています。ツールバーの Hide Unused (未使用を表示) ボタンをクリックすると、すべての列が表示されます。または、表のヘッダーを右クリックして、列の表示/非表示を切り替えることができます。
この表から、どの特性が各パスにタイミング違反を発生させているのかを特定できます。
- ロジック遅延の割合 ([Logic Delay]) が大きい
- ロジック段数は多いですか ([LOGIC_LEVELS])。
- ロジック最適化を妨げる制約または属性が設定されていますか ([DONT_TOUCH]、[MARK_DEBUG])。
- パスにブロック RAM や DSP などのロジック遅延の大きいセルが含まれていますか ([Logical Path]、[Start Point Pin Primitive]、[End Point Pin Primitive])。
- パスの要件が現在のパス トポロジには厳しすぎませんか ([Requirement])。
- ネット遅延の割合 ([Net Delay]) が大きい
- パスのファンアウトの大きいネットがありますか ([High Fanout]、[Cumulative Fanout])。
- セルが離して配置可能な複数の Pblock に割り当てられていますか ([Pblocks])。
- セルが離れて配置されていますか ([Bounding Box Size]、[Clock Region Distance])。
- 配置は正しいようなのにもかかわらず、予測よりもかなり大きいネット遅延がありますか。パスを選択し、その配置と配線を Device ウィンドウに表示します。
- ブロック RAM または DSP セルに不足しているパイプライン レジスタはありますか ([Comb DSP]、[MREG]、[PREG]、[DOA_REG]、[DOB_REG])。
- スキューが大きい (セットアップで <-0.5 ns、ホールドで >0.5 ns) ([Clock Skew])。
- そのパスはクロック乗せ換えパスですか ([Start Point Clock]、[End Point Clock])。
- クロックは同期ですか、非同期ですか ([Clock Relationship])。
- パスは I/O 列をまたいでいますか ([IO Crossings])。
ヒント: Vivado IDE でタイミング パスの詳細を確認するには、表でパスを選択し、Properties ウィンドウを見ます。