ベースライン制約の定義 - 2023.2 日本語

Versal アダプティブ SoC システム統合および検証設計手法ガイド (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 日本語

最も単純な制約のセットを作成するには、ユーザー タイミング制約を含まない有効な合成後の Vivado チェックポイントを使用します。チェックポイントを開き、Timing Constraints ウィザードを使用して制約を定義します。ウィザードを使用すると、体系的に制約を作成していくことができます。

この段階では、すべての制約を定義する必要はありません。デフォルトでは、Vivado ツールでは I/O タイミングは制約が設定されていなければ無視されます。そのため、ベースライン制約にはこの段階で I/O タイミング制約を定義する必要はありません。ベースライン プロセスが完了した後に、フローの後の方で I/O タイミング制約を定義します。

ヒント: Timing Constraints ウィザードを使用する場合は、推奨される I/O タイミング制約をオフにしてください。

デバイスの内部タイミングを正確に把握するには、次の制約を定義します。

  • すべてのクロック制約
  • クロック乗せ換え (CDC) 制約

    同期クロック間の CDC パスはデフォルトで安全にタイミング解析が実行されますが、非同期クロック間には安全な CDC 回路を使用して、タイミング例外を指定する必要があります。

制約を作成した後、タイミングを満たすことができないパスを特定します。対応する RTL を記述し直すか、クロック周期を緩和します。

重要: AMD IP およびパートナー IP には、AMD制約手法に従った XDC 制約が提供されます。IP 制約は、合成とインプリメンテーションに自動的に含まれます。ベースライン制約を作成する際に、IP 制約を変更しないでください。

制約を定義するのに Timing Constraints ウィザードを使用しない場合は、次のセクション説明するベースライン制約を手動で定義するために必要な手順を参照してください。