デザインのレイテンシは通常、RTL に存在するパイプライン処理の量によって決まります。パイプライン処理は、デザインの最大クロック周波数を向上するために従来から使用されています。パイプライン処理には、次のタイプがあります。
- DSP ブロック RAM、UltraRAM などの特別なプリミティブを、デバイスのデータシートに記載されている最大周波数で動作させるために必要なパイプライン処理。
これらのレジスタは高クロック周波数デザインでは重要ですが、低速のデザインではすべてのレジスタが必要なわけではないので、削除してレイテンシを削減できます。
- ターゲット周波数において、デザインで最長のパスのロジック段数または配線段数の最大数を削減するために必要なパイプライン処理。
これらのパイプライン処理は、通常 SLICE レジスタにマップされます。デバイス レベルまたは SSI デバイスの SLR レベルでレジスタの使用率が 50% を超えると、有効なロジック配置を見つけるのが困難になり、Fmax が低下することがあります。また、RTL モジュールまたはデザインの全体的なレイテンシが長い場合は、ロジック段数が 0 または 1 のパス (特にロカールに配置配線されている場合) でのレジスタの使用を削減する必要があります。
- ほかのパスとレイテンシのバランスをとるために必要なパイプライン処理。
Versal デバイスではデフォルトで SRL セルが均等に分配され、これをできるだけ使用する必要があります。Vivado インプリメンテーション ツールでは、タイミングを満たすために必要に応じて SRL からレジスタを取り出す物理最適化が複数サポートされます。
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Vitis HLS ツールで導入されたパイプライン処理は、ロジック段数を削減し、予測される最大周波数でタイミング クロージャを達成する確率を最大限にします。
特定の関数の最大レイテンシを制御するには、QoS 制約を使用して C/C++ で属性を設定します。また、Vitis HLS のターゲット周波数を削減して配置前のタイミング解析を実行し、理想的な配置およびロジック段数を使用してタイミングを満たすことができるかどうかを検証できます。Vitis HLS ツールの詳細は、 『Vitis 高位合成ユーザー ガイド』 (UG1399) を参照してください。
これらのパイプライン レジスタのタイプに加え、AMDまたはサードパーティの IP にはインターフェイス レジスタ、レイテンシ、またはターゲット周波数オプションがあります。各 IP の製品ガイドに記載されているガイドラインを参照し、設定可能なすべてのオプションを調整してレイテンシと Fmax の適切なトレードオフを達成する必要があります。各 IP をスタンドアロンで合成およびインプリメントし、タイミング クロージャを (できれば 5 ～ 15% の Fmax マージンで) 達成できるかどうかを確認することもできます。