report_design_analysis コマンドでは、ワースト パス 1000 個 (デフォルト) の Logic Level Distribution (ロジック段の分布) の表も生成され、デザインの長いパスを特定するのに使用できます。通常、配置の段階でタイミングを満たすために最長のパスが最初に最適化されるので、短いパスの配置の質が低下する可能性があります。全体的なタイミング QoR を向上するため、長いパスをなるべくなくすようにしてください。このため、AMD では配置の前に最長のパスを確認することを勧めします。
次の図に、デザインのロジック段の分布の例を示します。この例では、クロック周期は 7.5 ns で、ロジック段数が 17 のパスを含む最悪のものから 5000 個のパスがレポートされています。このレポートを生成するには、次のコマンドを実行します。
report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace図 1. 配置前のデザイン解析レポートのタイミング パス特性
ロジック段数が 10 を超える場合、-min_level および -max_level オプションを使用して、指定した最小レベルと最大レベル間のパスのより詳細な分布情報を指定できます。次に例を示します。
report_design_analysis -logic_level_distribution -min_level 16 -max_level 20
-logic_level_dist_paths 5000 -name design_analysis_1最長のパスのタイミング レポートを生成するには、次のコマンドを実行します。
report_timing -name longPaths -of_objects [get_timing_paths -setup -to [get_clocks
cpuClk_5] -max_paths 5000 -filter {LOGIC_LEVELS>=16 && LOGIC_LEVELS<=20}]解析結果に基づいて、RTL を変更、異なる合成オプションを使用、またはタイミング制約および物理制約を変更してネットリストを向上できます。