CPM またはPL PCIe のパフォーマンスを分析する際の制限事項を次に示します。
- シミュレーションでのパフォーマンス デバッグでは、システムの動作全体が表されない可能性があります。CPM ブロックのみをシミュレーションした場合はかなり正確なパフォーマンス モデルが得られますが、シミュレーション モデルの次の制限事項に注意する必要があります。
- 高電力ドメイン (HPD) と PS9 は、BFM でモデル化されています。この BFM は、ハードウェアをサイクル精度で表していません。この BFM では、ユーザーが IP 設定に基づいてパラメーターを手動で設定する必要もあり、ハードウェアで使用されている値と同じ値を伝搬しないことがあります。BFM で異なるクロック周波数を使用すると、特定のイベントのシミュレーション時間を短縮できる場合があります。または、単純化のため、そうでなければハードウェアには存在しない 1 つのクロックド メインでモデル化されることもあります。
- CPM または PL PCIe をエンドポイントとしてシミュレーションする場合、AMDからルート ポート PCIe モデルが提供されています。これは BFM ではありませんが、PL PCIe IP アーキテクチャに基づいており、通常のホスト システムと比べると応答時間が短くなります。
- CPM、PS、または NoC ブロック内の ILA を使用したハードウェア プローブは不可能ですが、NoC NMU および NSU は、パケット数などの内部統計情報を提供できます。ただし、データ パイプラインの 1 つのボトルネックは、最終的にはデータパス全体に広がることに注意する必要があります。つまり、スレーブがスロットリングしている場合、インターコネクトとマスターもスロットリングしているように見えることがあります。そのため、最終的な結論を出す前に、このデータをほかのデータでさらに認証する必要があります。
- 上記に加え、DMA 操作では、すべてがループで実行されます。ソフトウェアまたはホストがスロットリングすると、最終的にハードウェアがスロットリングし、ハードウェアがスロットリングすると、最終的にソフトウェアまたはホストがスロットリングします。